基于网络处理器IXP1200的以太网上联卡设计

据建立的ＭＡＣ地址与ＡＴＭ ＰＶＣ的对应关系，将其转换成ＡＴＭ信元流，再通过ＬＶＤＳ接口送往核心卡。

在上联卡中，ＡＴＭ信元和以太网帧之间的转发是由网络处理器中的微引擎完成的。要使以太网上联卡不成为网络的瓶颈，微引擎必须能以线速来处理数据包（以太网帧或ＡＴＭ信元），即在下一个数据包到来以前，完成对当前数据包的处理。因此，每个数据包的最大允许处理时间应小于数据包之间的间隔时间。

在进行设计时，应根据以太网上联卡具体功能的实现，并结合网络处理器ＩＸＰ１２００所拥有的硬件资源来进行合理的分配使用。这样可以最大限度地发挥系统性能，本设计中，以太网上联卡需要实现以太网接收处理、ＣＲＣ计算产生、ＡＴＭ发送处理、ＡＴＭ接收处理、ＣＲＣ校验、以太网发送等六个主要任务，而由于ＩＸＰ１２００刚好拥有六个微引擎，因此，将这六个单独的任务分配在每个微引擎上，并在处理上将其搭建成多流水线结构的程序架构，可以取得很好的处理效果。图２给出了网络处理器ＩＸＰ１２００的六个微引擎的任务分配方案，该分配方案的整个处理流程可以分为两个方向，一是上行方向，即ＡＴＭ到以太网的数据映射，二是下行方向，即以太网到ＡＴＭ的数据转换。

在上行方向，ＡＴＭ接收引擎把收到的ＡＴＭ信元组装成ＡＡＬ５ ＰＤＵｓ，并根据封装协议转换成以太网帧，同时建立相应的ＭＡＣ地址与ＡＴＭ ＰＶＣ的对应关系，然后送到ＣＲＣ－３２校验队列。接下来由ＣＲＣ－３２校验引擎对队列中的ＰＤＵｓ执行ＣＲＣ校验并把ＰＤＵｓ送到以太网的发送队列。而以太网发送引擎的任务则主要是把发送队列中的以太网帧从以太网上联口发送出去。

在下行方向，以太网接收引擎接收来自以太网上联口的以太网帧，并将其封装成ＡＡＬ５ ＰＤＵｓ后送到ＣＲＣ－３２产生队列，同时根据建立的ＭＡＣ地址与ＡＴＭ ＰＶＣ的对应关系进行查找以得到ＡＴＭ信元头部。接着由ＣＲＣ－３２产生引擎为队列中的ＰＤＵｓ生成ＣＲＣ校验值，并把ＰＤＵｓ送到ＵＢＲ队列。最后由ＡＴＭ发送引擎把ＰＤＵｓ分割（ｓｅｇｍｅｎｔ）成ＡＴＭ信元后，从ＡＴＭ端口发送出去。
３ 以太网上联卡的硬件设计

图３所示是以太网上联卡的硬件电路，该硬件电路主要包括四个部分：以太网处理单元、ＩＸＰ１２００网络处理单元、ＦＰＧＡ控制逻辑单元、ＡＴＭ及ＬＶＤＳ背板总线处理单元。

３．１ 以太网处理单元

以太网处理单元是上联卡的上联处理部分，用于连接路由器或者三层交换机等数据网络设备。该单元主要包括ＲＪ４５接口、变压器隔离电路、ＬＸＴ９７６３以太网物理层芯片和ＩＸＦ４４０ ＭＡＣ层芯片。其中ＲＪ４５接口以及变压器隔离电路是以太网处理接口的标准单元电路，ＬＸＴ９７６３主要完成８０２．３协议中描述的物理层功能，它主要通过ＭⅡ总线和ＩＸＦ４４０芯片相连接。ＩＸＦ４４０芯片主要完成８０２．３协议中描述的ＭＡＣ层功能，同时提供与网络处理器的ＩＸ总线接口，实际上，该芯片是网络处理器中ＩＸ总线的ＳＬＡＶＥ设备。

３．２ ＩＸＰ１２００网络处理单元

ＩＸＰ１２００网络处理单元是整个以太网上联卡的核心，它主要通过ＩＸ总线与外部芯片进行相连，是ＩＸ总线的ＭＡＳＴＥＲ设备，所有的处理软件均运行在网络处理器中。

ＩＸＰ１２００网络处理单元由网络处理器ＩＸＰ１２００及外部芯片（如ＳＤＲＡＭ?ＳＲＡＭ?Ｆｌａｓｈ等）构成。ＳＤＲＡＭ和ＳＲＡＭ单元是可共享的智能单元。其中ＳＤＲＡＭ单元可以被ＩＸＰ１２００的ＳｔｒｏｎｇＡＲＭ内核以及微引擎和ＰＣＩ总线上的设备直接访问，这样可以支持ＳＤＲＡＭ与微引擎或ＩＸ总线以及ＰＣＩ总线之间的快速移动数据，而ＳＲＡＭ单元则具有比ＳＤＲＡＭ单元更快的访问时间，通常可以用来存储需要快速查找的表格，以提高性能。

３．３ ＦＰＧＡ控制逻辑单元

由于在英特尔公司所提供的网络处理器解决方案中，外部的数据接口是ＩＸ总线，该总线是英特尔提供的专有数据总线，而以太网上联卡中所采用的ＡＴＭ芯片的外部接口为标准的ＵＴＯＰＩＡ总线。所以，为了实现芯片间的互联，应采用ＦＰＧＡ来完成ＩＸ总线和ＵＴＯＰＩＡ总线间的变换，即在ＩＸ总线端实现ＩＸ总线的ＳＬＡＶＥ接口，在ＡＴＭ端实现ＵＴＯＰＩＡ 总线的ＳＬＡＶＥ接口。通过该ＦＰＧＡ逻辑控制单元可为ＡＴＭ到以太帧的转换提供物理层的控制功能。ＦＰＧＡ逻辑控制单元的实现对于完成以太网上联卡的设计非常关键。

３