人工智能实现的流派 FPGA vs. ASIC看好谁？

器成为 IP 时，它就不再自己做成 ASIC，而是成为 SoC 的一部分，当 SoC 需要做深度学习相关运算时就交给加速器去做。

　　而且做成 IP 对于加速器来说能够更灵活地满足客户的需求。例如，某加速器 IP 设计可以实现 100GFlops 的运算速度并消耗功耗 150 mW，这时 A 客户说我们需要算得快一点的加速器（150 Gflops），而且不在乎功耗（300 mW 也可以）和芯片面积，那么 IP 公司可以根据客户的需求快速微调自己的设计并在一两个月内交付（由于并不需要真正生产芯片，只需要交付设计）。

　　但是如果加速器已经做成 ASIC，那要改动设计就必须重新做一块芯片，这个过程牵扯到耗时巨大的物理设计和验证，改动完的芯片上市时间可能是一年之后了。在 SoC+IP 的模式下，IP 公司可以专注于加速器的前端设计并且根据客户的需求量体裁衣，大公司则做自己擅长的后端以及芯片/封装级验证，可以说是大公司和小公司都可以扬长避短，各取所需，最终实现快速加速器设计迭代（如半年甚至一个季度一次）并跟上深度学习发展的步伐。

　　从性能角度来说，深度学习加速器如果做成 IP 则和同一芯片上的 CPU 进行数据通讯时可以使用高带宽的片上互联，但是如果做成 ASIC 则必须走带宽比较低功耗也比较大的芯片外互联，因此深度学习加速器作为 IP 成为 SoC 的一部分对于系统的整体性能也有所提升。

　　目前，做深度学习加速器 IP 的老牌公司有 Ceva，Cadence 等等。这些公司的设计大多是基于已有的 DSP 架构，设计比较保守。当然，也有一些初创公司看到了深度学习加速器 IP 这块市场并试图用全新的加速器架构设计来满足应用的需求，如 Kneron。

　　对于做 IP 的初创公司我个人持乐观态度，因为首先深度学习相关加速器 IP 确实有市场需求，例如微软在用于 AR 设备 HoloLens 的处理器 HPU 中，主要运算单元都是使用买来的加速器 IP。其次，做 IP 并不和大的芯片公司（如 NVidia，Intel）构成竞争关系，所以压力比较小。最后，由于做 IP 需要的资源较少，产品上市时间较快，因此维持运营对资本的压力比较小，风险也比直接做芯片要小，可以说是一个比较稳妥的方案。

　　深度加速器 IP 市场既有沿用传统架构的老牌厂商（Ceva， Cadence）也有使用创新架构的初创公司（Kneron）

　　结语

　　FPGA 和 ASIC 在实现深度学习加速器方面各有所长，FPGA 的可配置性更适合企业、军工等应用，而 ASIC 的高性能和低成本则适合消费电子领域（包括移动终端）。为了实现快速迭代，ASIC 可以采用 SoC+IP 的模式，而这种模式也使得没有资源量产芯片的中小公司可以专注于深度学习加速器 IP 的架构和前端设计，并在人工智能市场上占有一席之地。

　　本文作者李一雷，UCLA博士生，高通（射频组）实习工程师，矽说（微信号：silicon_talks）主笔。