软件无线电的功率：一种针对功率设计SDR的整体方法

传统上，降低软件无线电(SDR)硬件的功耗一直是我们工作的重点，但是，显而易见软件也有重要影响，因此，需要一种降低SDR功耗的整体设计方法。一种能发挥SDR功能的测试床能帮我们解决这个问题。 

由于像美国联合战术无线电系统(JTRS)这样的计划，软件定义的无线电(SDR)早已被证实。然而，有许多问题严重地制约着SDR的广泛部署，其中相当重要的问题就是功率。 

功率是在设计每一个SDR子系统时的主要考虑因素，特别是因为它们要消耗比硬件无线电更多的功率。例如，为了获得预期的无线电通信距离(依赖于链路的状况，典型值为5-10千米数量级)，射频(RF)前端必须具备足够的发射功率。同样，对于靠电池工作的无线电设备，RF前端、调制解调器和加密处理子系统的功耗都直接影响无线电设备的寿命。此外，对由调制解调器产生的热量进行散热的能力直接影响到无线电设备的寿命，并且甚至可能影响到能在机箱中同时处理的通道数，且有更多的影响。 

因此，降低一个SDR的功率有许多好处，这些好处可能甚至包括通过购买更少的备用电池而降低运营费用。在此，为了获得其中的一些好处，我们谈论的重点将放在降低SDR调制解调器功耗的整体方法上。 

为了降低调制解调器中的功耗，大多数人首先注意的就是在处理过程中的硬件，其中，通常包含现场可编程门阵列(FPGA)、数字信号处理器(DSP)和通用目的处理器(GPP)。区分任何硬件器件的两个功耗源——静态功耗和动态功耗——是至关重要的。静态功耗是一个已加电但不活跃的器件所消耗的固有功率，由晶体管的电流泄漏所控制。另一方面，动态功耗是由活跃使用的器件所消耗的功率，该功率受到若干变量的影响，包括电源电压、对外部存储器的访问次数、数据带宽，等等。检测两种类型的功耗是至关重要的，特别是在无线电设备具有一个通常接收比发射更长的占空周期的情形下。在GPP和甚至DSP的情形下，像频率调节、电压调节和电源关闭模式这样的电源管理功能已经变得日益普遍。然而，关于FPGA又是什么情况呢？

图1：用于降低SDR功耗的一种真正的整体方法要采用来自每一个象限的多种技术。 

有许多方法可以用来降低FPGA中的静态或动态功耗，其中许多方法不是可以同时应用的。一些降低静态功耗的方法包括三极栅氧化层电源门控。 

利用三极栅氧化层，硅供应商在晶体管上覆盖一层氧化层以减少泄漏；覆盖层越厚，泄漏就越小。性能保持平衡。在内核中需要性能的地方，常见的就是采用薄的氧化层；而对于驱动较高电压的I/O，要采用厚的氧化层。在不需要最大性能的地方，如配置SRAM，附加的中间氧化层可以极大地降低泄漏。利用这种技术的FPGA的例子包括赛灵思的Virtex-4和Virtex-5系列。 

用一种更为整体的方法来降低功耗 

是的！的确存在真正最优化SDR功耗的方法，设计工程师需要一种把硬件和编程技术两者结合起来的更为整体的方法。一种无效执行的波形可能对SDR的功耗造成巨大的负面影响，不论硬件设计有多么好！设计工程师可以采用许多技术在FPGA中更有效地实现一个波形，这些技术包括并行处理算法、低频操作、功率底层规划和局部配置。 

利用并行处理算法，FPGA所提供的并行处理能力容许实现比像DSP或GPP这样的串行处理器可能达到的性能要高得多的信号处理性能，这个已经得到了很好的证实。因为并行处理可采用比串行处理器低得多的时钟频率执行任务，当采用并行处理算法的时候，FPGA实际上比处理器能效更高。 

利用低频工作，许多军用波形能从运行在较低的频率以降低功耗上获得好处。常见的是FPGA中的波形以低于200MHz的频率运行，远远低于最大频率。 

上述的一些技术如时钟门控利用对设计进行一些细致的底层规划可能更为有效。例如，为了真正地利用时钟门控的优势，设计工程师想利用相同的时钟得到一个设计的几个部分，而该时钟可以在相同的区域——或许在器件的四分之一象限——被门控。目前市面上可利用的工具如赛灵思的PlanAhead设计和分析工具利用图形用户界面(GUI)使底层规划变得更加容易。 

局部重配置(PR)容许设计工程师在FPGA之内定时复用各种资源。如果没有PR，设计工程师可能不得不重载整个FPGA以支持一个新的波形模式，因此，临时失去通信链路，或让所有模式在大的FPGA之中被同时载入，即使一次仅仅使用一个模式。PR容许支持多模式波形，不必同时把所有的模式载入FPGA之中，因此，能够以较小的FPGA和较低的功耗实现相同的功能。有效地利用PR也从底层规