如何快速解决隔离FPGA设计中的错误

如果您的FPGA设计无法综合或者没能按预期在开发板上正常工作，原因往往不明，要想在数以千计的RTL和约束源文件中找出故障根源相当困难，而且很多这些文件还可能是其他设计人员编写的。考虑到FPGA设计迭代和运行时间的延长，设计人员应该在设计流程的早期阶段就找出可能存在的诸多错误，并想方设法重点对设计在开发板上进行验证。

在特定条件下采用更智能的技术来隔离特定错误，找到问题电路的源头并渐进式修复错误，这很重要。为了节省时间，您可以对时钟、约束和模块级接口进行初步设置检查以确保符合设计规范，这样就不必在综合与布局布线（P

Synopsys公司的Synplify Premier和Synplify Pro FPGA设计工具以及Identify RTLDebugger等产品能帮助设计人员完成上述工作。这些工具的特性使得设计人员能快速隔离错误，有效缩短运行时间，并减少开发板启动所需的迭代次数。

精确找到开发板上的问题

如果开发板出现明显的功能性错误，要缩小查找问题根源的范围可能会相当困难。为了进行设计调试，我们应当创建附加电路并保留某些节点，以便我们对设计运行时得到的数据进行探测、检查和分析。下面我们就看看如何用板级调试软件来查找错误。

按下列四步法并利用RTL调试器，您能精确查找问题，并对信号和关注的条件采样，然后将观察结果关联至原始RTL，从而将问题锁定在RTL规范或约束设置范围内。

第一步：指定探测。在RTL中明确要监控哪些信号和条件。在此要声明您所感兴趣的观察点（要观察的信号或节点）和断点（RTL控制流程声明，如IF、THEN和CASE等）。

第二步：通过探测构建设计。利用附加的监控电路--即用于根据您的监控要求捕捉并导出调试数据的智能内部电路仿真器（IICE）--对FPGA设计进行综合。

第三步：分析和调试。设计综合完成之后，运行设计并用RTL调试器观察数据。在开发板上运行测试时，观察点和断点共同触发数据采样，使您能在您所关注的非常明确的条件下观察并调试特定节点的电路的行为。您可将观察到的采样数据写入VCD文件并将其关联到RTL.

第四步：渐进性修复错误（incrementaLfix）。一旦找到了错误所在，就可以通过分级、渐进式流程在RTL或约束中渐进地进行修复。

时序和功能性错误的可视检查

FPGA设计和调试工具还有一大优点，就是能显示RTL和网表级原理图。举例来说，具有互动调试功能的原理图查看器能够显示设计的RTL和网表原理图，便于您进行观察并将时序报告和VCD数据（设计在开发板上运行时产生）关联至RTL源文件。查看器包含一个RTL视图，用来以图示的方式描述设计。该视图在综合RTL编译阶段后提供，由技术独立的加法器、寄存器、大型多路选择器和状态机等组件构成。通过RTL原理图，您可以交叉探测原始RTL，对不符合预定规范的设计进行调整，同时也可以探测到约束编辑器，从而更简便地更新和指定约束（图1）。

要将错误操作的源头追溯到RTL，您可以利用RTL调试器在RTL原理图上方实时插入观察到的操作数据。

原理图查看器包括一个网表级技术视图，用于显示综合后的实际设计实现情况。在HDLAnalyst原理图查看器中，该视图基于查找表、寄存器和DSP slice等基本的赛灵思器件原语。您可在原理图中对路径进行交叉探测，追溯到原始的RTL以及综合后和布局布线后的最终时序报告，以便分析和提高整体性能。

在FPGA中原型设计的ASIC门控时钟结构并非FPGA实现中的必要环节，这会导致FPGA资源使用效率低下。解决该问题的有效办法就是用FPGA综合软件转换时钟。

大型设计的调试

在大型设计中探测所有信号是不可能，因为生成的数据量极为庞大，而且探测数据所需的额外调试逻辑也太大。片上调试方法的一个常见弊病是难以提前预测需要对哪些信号进行探测和监控。

一些调试软件通过分治法能够在一定程度上解决这个问题。利用多路复用的采样组，设计人员可以有选择性地进行采样并通过多路复用的路径和共享的IICE在信号组之间切换。这种方法增加了可观察的信号和条件，而且不会增加数据存储要求。您可以即时切换感兴趣的信号组，不必花时间进行重新调整或重新综合新的设计。

不幸的是，在探测和采样数据时用使的调试IICE逻辑会占用包括存储器BRAM在内的芯片资源。您可在SRAM存储卡中对IICE采样数据进行片外存储，以减少片上BRAM的使用。这种方法的另一个好处是能增加采样数据的深度。

我的设计无法综合

设计错误的出现可能导致无法实现有效综合或布局布线。由于存在成千上万的RTL和约束源文件，因此可能需要几个星期才能完成首次综合与布局布线。进行FPGA原型设计时，应让ASIC设计源文件处于"FPGA就绪"状态。举例来说，就是要进行门时钟转换。

在FPGA中原型设计的ASIC门控时钟结构并非FPGA实现中的必要环节，这会导致FPGA资源使用效率低下。解决该问题的有效办法就是用FPGA综合软件转换时钟。例如，门控或生成时钟转换功能可将生成时钟和门控时钟逻辑从顺序组件的时钟引脚转移到使能引脚，这样您就能将顺序组件直接绑定到源时钟，消除偏移问题，并减少设计中所需的时钟源数量，进而节约资源。

在Synplify Premier软件中启用门控时钟选项：

–选择Project->Implementation Options

–在GCC Prototyping Tools标签中点击Clock Conversion checkbox

或在TCL中使用以下命令

set_option -fix_gated_and_generated_ clocks 1

在Synplify Pro/Premier中执行门控和生成时钟转换，而set_option -conv_mux_xor_gated_clocks 1则针对基于Synopsys HAPS的设计在Synplify Premier时钟树的多路选择器或OR门上执行门控时钟转换。

"完整"的系列时钟约束包括在所有正确位置定义时钟并在生成的时钟之间定义关系。有时候，时钟会出于某种原因与真正的源断开关联，例如时钟源和时钟目标端间产生了黑盒，这样会造成顺序组件的时钟缺失或时钟约束放置错误，导致首次时钟转换因为缺少时钟约束而失败。在许多情况下，转换失败是由约束不完整造成的。举例来说，门控逻辑中可能存在一个组合回路，应在时钟转换之前利用异常处理约束将其打破。综合编译阶段之后会提供一个门控时钟报告，告诉您有哪些门控和生成时钟已被转换以及被转换时钟的名称、类型、分组和相关约束。另一个时钟列表则显示的是未转换的时钟，并包含故障信息，用于说明原因。图2给出了报告实例。

举例来说，如果设计中有黑盒子，您可以在RTL中指定具体的软件命令，用于为自动化门控时钟转换提供辅助。比方说，采用syn_gatedclk_clock_en指令在黑盒子中指定启用引脚的名称，用syn_gatedclk_clock_en_polarity指令指出黑盒子上时钟使能端口的极性。每个转换实例和驱动实例的时钟引脚都被赋予一个可搜索的属性，从而能在设计数据库中识别，并提取到定制TLC/Find脚本生成报告中。

端口不匹配

设计包含公司内外部提供的文件。在设计中进行IP实例化或预验证分级模块时，经常会出现"端口不匹配"错误，而且难以检测，特别是出现在混合语言设计中更是如此。举例来说，如果顶层VHDL实体"Top"实例化Verilog模块"sub"，那么顶层VHDL声明sub有4位端口，而实际Verilog模块只有3位端口。就Synplify Premier软件而言，会立即将其标记为不匹配，并在单独的日志报告中通过超级链接引用该错误。

视图work.sub.syn_black_box和视图work.sub.verilog之间的接口不匹配

细节：

========

源视图work.sub.syn_black_box中的以下位端口在目标视图work.sub.verilog中不存在。

=======================================

Bit Port in1［4］

Bit Port in2［4］

Bit Port dout［4］

多级层次中，如何将不匹配问题追踪到问题模块的RTL定义呢？工具应以某种方式给所有模块实例打标签，比方说采用orig_inst_of属性。属性的值包括模块的原始RTL名称，可方便地检索至RTL.例如，假设sub_3s导致端口不匹配错误，那么我们就能用以下TCL命令找回RTL模块的原始名称"sub"：get_prop -prop orig_inst_of {v：sub_3s}返回值为"sub"。

约束的清除

指定充足且正确的约束将影响到结果质量和功能。约束声明通常应包括三个元素：主时钟和时钟组定义、异步时钟声明、错误和多循环路径声明。

进行综合之前检查约束是一个很好的方法。提供约束查看器的工具能发现语法错误并分析时序约束和实例名称是否适用，警示问题所在。比方说，它会报告通配符扩展后约束如何应用以及在定义时钟约束后产生的时钟关系。它会标出那些由于参数或对象类型无效或不存在而未被应用的时序约束。

进行综合之前，在Synplify Pro/Premier软件中生成名为projectName_cck.rpt的约束检查器报告：

Synplify Pro/Premier GUI：Run -> Constraint check

或采用TCL命令：project -run constraint_check

注意，要避免潜在的MetA不稳定性，应运行"异步时钟报告"，提醒您注意那些在一个时钟域启动而在另一个时钟域中结束的路径。

在Synplify Pro/Premier软件中生成时钟同步报告projectName_async_clk.rpt.csv：

Synplify Pro/Premier GUI：Analysis->Timing Analyst并选择Generate Asynchronous Clock Report选项。