3D集成系统的测试挑战

基于设计者指定的开关转换预算）范围以内的模型。

　　通过基于电源域测试，TetraMAX能够生成符合设计功能电源状态要求的模型，降低动态功率和泄露功率，并尽量减少IR压降问题的发生。此外，它还可通过生成用于测试电源管理电路的模型序列进一步提高缺陷覆盖率。Synopsys的高级电源管理功能已成功部署到2D设计中，以提高缺陷覆盖率和限制ATE上的误报故障。这些高级电源管理功能将在3D-SIC测试中发挥重要作用。

　　堆叠测试

　　TetraMAX生成KGD模型后，把KGD模型映射到堆叠级端口是一个简单的过程。对于TSV互连测试，TetraMAX使用动态桥接故障模型生成针对TSV I/O之间时序的全速测试模型。但堆叠测试的主要挑战是设计和实现能够向非底部裸片提供足够测试接口的3D DFT架构，以便进行单独裸片测试，裸片间测试（即TSV互连测试）和可能的多裸片同时测试。Synopsys正积极参与IEEE P1838等新兴3D测试标准的开发。虽然这些标准尚未整合使用，但早期采用者可使用Synopsys的合成测试解决方案来高效地实现基于已确立标准的3D DFT架构。

　　例如，DFTMAX可为使用IEEE Std 1149.1作为测试接入机制的3D-SIC系统合成、连接和验证JTAG测试接入端口（TAP）和边界扫描寄存器（BSR）逻辑，以便进行KGD或堆叠测试。

　　此外，DFTMAX还使用IEEE Std 1500标准进行芯核包装和"裸片包装"--当非底部裸片的测试控制接口使用基于IEEE Std 1500标准的包装器时。同样，位于底部裸片并通过JTAG TAP接收指令的DesignWare STAR存储器系统可使用IEEE Std 1500接口为堆叠中所有其它裸片的嵌入式存储器提供必要的测试接入和隔离。

　　在每块裸片上实现测试接口后，测试接口采用菊花链方式在堆叠内上下互连，实现对逻辑搭载逻辑（logic-on-logic）和逻辑搭载存储器（memory-on-logic）配置的堆叠测试，如图4所示。

　　图4：Synopsys支持对基于已确立测试接入标准的逻辑搭载逻辑（LoL）和逻辑搭载存储器（MoL）系统进行3D-SIC测试。

　　能够通过JTAG TAP访问3D-SIC中的嵌入式测试和调试资源的另一个功能是DesignWare SERDES IP（UPx）。Synopsys的高速接口自测试似乎兼容新兴的IEEE Std P1687标准（推荐的仪器使用标准），并且是对3D-SIC产品成功认证和部署起到关键作用的器件接入机制的一个典型类型。除了上述标准以外，Synopsys的测试解决方案使用STIL（IEEE Std 1450.x）和CTL（IEEE Std 1450.6）作为主流接口连接到电子设计和制造行业中的其它系统，并且作为对2.5D和3D封装配置同时进行测试的手段。

　　摘要

　　对3D集成系统进行高质量、低成本的测试需要一整套最先进的测试自动化技术，包括有限引脚扫描压缩、功率感知ATPG、基于电源域测试、基于时序违反的全速测试、动态桥接测试、缺陷驱动型嵌入式存储器自测试和修复、高速接口自测试。这些技术目前均已可用，并已完全集成到Synopsys的合成测试解决方案（由DFTMAX、TetraMAX和DesignWare IP组成）中。虽然3D测试接入标准尚未整合使用，但早期采用者已经能够使用Synopsys的测试解决方案（已通过数千个复杂2D系统进行测试证明有效）在实现对3D系统进行测试的同时最大程度地提高设计效率。