微波EDA网,见证研发工程师的成长! 2025婵犵數濮撮惀澶愬级鎼存挸浜炬俊銈勭劍閸欏繘鏌i幋锝嗩棄缁炬儳娼¢弻鐔告綇閸撗呮殸缂備胶濯崹鍫曞蓟閵娾晜鍋嗛柛灞剧☉椤忥拷04闂傚倸鍊搁崐鎼佸磹妞嬪海鐭嗗〒姘e亾妤犵偞鐗犻、鏇㈡晜閽樺缃曢梻浣虹帛閸旀洟骞栭銈囦笉妞ゆ牜鍋為悡銉╂煟閺囩偛鈧湱鈧熬鎷�23闂傚倸鍊搁崐鎼佸磹妞嬪海鐭嗗〒姘e亾妤犵偞鐗犻、鏇㈡晝閳ь剛绮eΔ浣虹闁瑰瓨鐟ラ悘鈺冪磼閻欌偓閸ㄥ爼寮婚妸鈺傚亞闁稿本绋戦锟� 闂傚倸鍊搁崐鎼佸磹妞嬪海鐭嗗〒姘e亾妤犵偞鐗犻、鏇㈠Χ閸屾矮澹曞┑顔结缚閸樠冣枍瀹ュ洠鍋撶憴鍕;闁告濞婇悰顕€宕堕澶嬫櫌婵犵數濮撮幊澶愬磻閹捐閿ゆ俊銈勮兌閸欏棝姊虹紒妯荤闁稿﹤婀遍埀顒佺啲閹凤拷濠电姷鏁告慨鐑藉极閹间礁纾婚柣鎰惈閸ㄥ倿鏌涢锝嗙缂佺姾顫夐妵鍕箛閸撲胶鏆犵紓浣哄閸ㄥ爼寮婚妸鈺傚亞闁稿本绋戦锟�
首页 > 测试测量 > 测试测量技术文库 > 固定1024点流水线FFT处理器研究

固定1024点流水线FFT处理器研究

时间:07-28 来源:3721RD 点击:

表1为作者所提出的结构与Hason结构的性能比较.其中数据用36 bit表示(高18 bit为实部,低18 bit为虚部),指数用6bit表示,结果比较用kbit表示.由表1比较结果可知,作者所提出的可重配置FFT处理器结构不仅减小了45%的存储器资源,而且节省了52%的处理时间.该处理器芯片在连续工作100 MHz时钟频率时,处理第1组1 024点FFT序列需要24.8 μs,以后每10.24μs给出1组1 024点运算结果.表2为FFT处理器进行各种点数运算的功耗.可重配置结构采用复用器及相关的逻辑电路实现门控时钟电路,这样,在进行不同点数运算时可以启动不同的运算单元(屏蔽不需要的运算单元),以降低功耗.由表2可知,在启动64点FFT运算模块时,系统功耗较1 024点FFT运算量降低了约49%,而 4点运算量降低了约80%.

闂傚倸鍊搁崐鎼佸磹閹间礁纾归柟闂寸绾剧懓顪冪€n亝鎹i柣顓炴閵嗘帒顫濋敐鍛婵°倗濮烽崑娑⑺囬悽绋垮瀭濡わ絽鍟粻娑樏归敐鍛础缂佸鑳剁槐鎾诲磼濮橆兘鍋撻悜鑺ュ€块柨鏇氱劍閹冲矂姊绘担鍛婂暈闁荤喆鍎抽幑銏狀潨閳ь剙顕f繝姘亜缁炬媽椴搁弲顒勬⒑閹稿海绠撴繛璇х到鏁堟俊銈呮噺閸嬧剝绻濇繝鍌涘櫣妞わ絽銈搁幃浠嬵敍濞戞ɑ璇為梺璇″枟閻燂妇鎹㈠┑瀣倞闁靛ě鍐ㄥ婵犵數濮烽弫鎼佸磹椤栫偛鐒垫い鎺戝绾惧鏌熼崜褏甯涢柣鎾寸洴閹鏁愭惔鈥茬敖婵犫拃鍐粵闁逛究鍔嶇换婵嬪川椤曞懍鍝楅梻浣告贡閹虫挾鈧氨澧楁穱濠囧箹娴h倽銊╂煥閺冣偓閸庡磭绱為幒妤佲拻闁稿本鐟ㄩ崗宀勬煙閾忣偅宕岀€规洜鏁诲浠嬵敇閻愭鍞甸梻浣芥硶閸o箓骞忛敓锟�...

  4 结论

  提出一种可重配置FFT处理器的ASIC芯片设计与实现、该芯片采用子模块基-4单元级联流水线结构,使用双口RAM进行乒乓存储,不仅减少了硬件实现资源,而且提高了处理速度,具有连续计算4,16,64,256和1 024点复数输入FFT的运算功能.结构设计采用模块化设计,缩短了芯片设计开发周期.处理器芯片面积为3.6mm×3.7mm,适用于实时、高精度动态变换应用场合.

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top