用FPGA构建PCI Express端点器件的最佳平台

包所需的周期数。典型的x8通道PCI Express端点的延迟为20~25周期。250MHz下，转换为80~100ns。如果使用128位的数据通路实现接口来简化时序(如125MHz)，延迟会加倍为160~200ns。在最新的Virtex-5 LXT和SXT器件中，无论是软IP实现还是硬IP实现，都采用250MHz下的64位数据通路进行x8实现。

链路效率

链路效率是延迟、用户应用设计、有效载荷大小和额外开销的函数。随着有效载荷大小(通常称为最大有效载荷)的增加，有效链路效率也会增加。这是由包的额外开销固定不变这一事实造成的；如果有效载荷大，效率就提高。一般情况下，256字节的有效载荷可提供93%的理论效率(256有效载荷字节+12头字节+8帧字节)。尽管PCI Express允许的包大小可达4KB，但如果有效载荷大小大于256或512字节，大多数系统的性能都无法提高。由于链路协议额外开销(ACK/NAK、重新发送包)和流程控制协议(授权报告)，在Virtex-5 LXT FPGA中实现x4或x8 PCI Express的链路效率为88~89%。

利用FPGA实现可以更好地控制链路效率，因为它允许您选择与端点实现对应的接收缓冲器尺寸。如果链接双方不是采用相同的方式实现数据通路，则二者的内部延迟会不同。例如，如果一号链接方使用64位、250MHz实现，延迟为80ns，而二号链接方使用128位、125MHz实现，延迟为160ns，该链路的组合延迟即为240ns。现在，如果一号链接方的接收缓冲器设计成160ns的延迟(即期待其链接对方也是64位、250MHz实现)，那么链路效率就会降低。如果采用ASIC实现，就不可能改变接收缓冲器的尺寸，效率损失将是实实在在的，而且是永久性的。

用户应用设计也会对链路效率有所影响。用户应用必须设计成定期排空PCI Express接口的接收缓冲器，并保持发送缓冲器时刻充满。如果用户应用不立即使用接收的包(或者不立即响应发送请求)，无论接口的性能如何，总链路效率都会受到影响。

使用某些处理器设计时，如果处理器不能执行大于1DWORD的突发，则需要实现一个DMA控制器。这将造成链路利用不充分，效率不佳。大多数嵌入式CPU可以发送长于1DWORD的突发，所以通过良好的FIFO设计就可以有效地管理这些设计的链路效率。

PCI Express兼容性

兼容性是经常被遗漏和低估的重要细节。如果要构建必须与其他器件和应用结合使用的PCI Express应用，则必须确保设计的兼容性。

兼容性不只针对IP，而是针对整个解决方案，包括IP、用户应用、硅片器件和硬件板。如果整个解决方案已经过PCI-SIG PCI Express兼容性研讨会(别号"plug fest")验证，就基本保证了您设计的PCI Express部分会一直有效。

本文小结

PCI Express已替代PCI成为事实上的系统互连标准，并且已从PC转移到其他系统市场，包括嵌入式系统设计。

FPGA非常适合于构建PCI Express端点器件，因为它允许您创建带有用户所需的附加定制功能的兼容性PCI Express器件。

类似Virtex-5 LXT和SXT系列的新65nm FPGA完全符合PCI Express规范v1.1，并为用户应用提供广泛的逻辑和器件资源。使用外部PHY的Spartan-3系列FPGA提供了低成本解决方案。这些因素，加上内在的可编程逻辑优势(灵活性、可再编程性和低风险)使FPGA成为PCI Express的最佳平台。

作者：Alex Goldhammer
平台解决方案部门技术营销经理
alex.goldhammer@xilinx.com
Xilinx公司