SoC设计过程中需要考虑的关键测试要素

控制其测试模式。工艺-电压-温度(PVT)单元用于向SoC报告环境状况。SoC负责通过 一个标准的ATA接口建立与主计算机之间的通信。为了充分满足信号完整性要求，系统必须对各种操作状态作出反应，如电缆和主机接口特性等静态环境条件、不 稳定的温度和电压等动态变化等。另外，给定器件的工艺参数会在制造用的工艺窗口范围内变化。SoC包含PVT单元就是为了及时对这些因素作出响应。PVT 单元能够监视动态/变化中的环境，HDC中的相关逻辑可以自动调整ATA衬垫处的性能参数。PVT单元是一个全定制宏，这个单元的测试模式受JTAG控制 器的控制。

6. 稳压器：
作为完整系统功能的一部分，这款SoC配备了用于稳压器的控制电路。该稳压器可以将 3.3V的I/O供电电压转换成1.8V的内核电压。外部旁路晶体管用于控制供给所有内核逻辑所需的电流。SoC包含单个驱动外部旁路晶体管所需的稳压控 制电路。稳压器也是一个全定制的宏，其测试模式也受JTAG控制器的控制。

7. DFT和DFM目标

上面简要介绍了这款SoC的设计细节，下面将讨论包括成本模型在内的测试目标，以及通过可测性设计和可制造性设计达到这一目标的主要途径。

SoC 器件在测试成本方面将面临艰巨的挑战，因为器件相对较小，人们希望不需要花很长的ATE(自动测试设备)时间就能完成所有的测试步骤。但嵌入式DRAM测 试具有很大的挑战性，因为与DRAM测试相关的典型测试时间就很长。然而，象晶振和PLL这样的模拟单元也应该在理想的时间内完成测试。除了成本外，还必 须包含适当的分析工具，但这些分析工具不受时间约束。

DFT和DFM的测试实现

本文讨论的器件有许多测试性能，将在不同的测试配置中被激活。下面将详细讨论主要的一些配置。

通 过JTAG[IEEE1149.1]访问的控制器是DFT和DFM的核心，可用来设置和控制所有的测试模式。在用户应用中，控制器通过OCDS(片上调试 系统)提供连接到微控制器内核的串行调试接口。在测试中，许多功能模式也可以通过这个接口进行控制。为了推进测试程序开发，可以使用特殊器件 IEEE1149.1指令激活多种生产模式。其它的控制产生自器件的串行JTAG测试寄存器。

1. 扫描ATPG测试

图3：MBIST配置。

扫 描配置如图1所示。需要注意的是，扫描链的输入边沿正好是相对的，因此在测试仪上可以对多个器件进行并行扫描测试。本文用到的器件比较特殊，因为它整合了 层敏感扫描和复合扫描。DRAM的BIST控制器是一家技术合伙公司的某个硬宏中的一部分，具有LSSD扫描功能。设计的剩余部分尽可能地采用了标准的复 合扫描触发器。在LSSD扫描电路与内核(复合扫描)逻辑之间没有插入任何隔离逻辑。LSSD和复合扫描的整合存在一定的问题，因为由于时序问题可能会导 致某些触发器捕捉值的不确定性，从而失去故障覆盖。LSSD和复合扫描之间的不同时序概念使得很难做到时序匹配，不过借鉴其它设计的经验可以解决这些问 题。

考虑到扫描期间某些不想要的模式可能会被激活，可能导致设计的某些部分不会被扫描到，而逻辑部分只占整个硅片面积的很小 部分，因此逻辑故障覆盖率的降低是可以容忍的，它不会降低器件的总体故障覆盖率。逻辑部分的单次扫描故障覆盖率大约是95%，而总的单次扫描故障覆盖率将 超过98%。

2. SRAM测试

SoC中包含有不同尺寸和类型的多个SRAM模块和DRAM。 先来看看SRAM，它们被组合成与微处理器(数据、代码存储器)紧密相连的CPU SRAM以及主要由硬盘控制器逻辑使用的HDC SRAM。有些组是微控制器可以访问的，有些组则不能被微控制器访问。下文将讨论专门用于存储器测试的测试配置，包括通过BIST完成的CPU SRAM测试和HDC SRAM测试以及DRAM测试。

a) 基于CPU的SRAM测试策略

较 大的SRAM宏被实现为密集SRAM，其版图经手工优化后将技术用至极限以节省空间和功耗。为了达到更高的良品率，在密集SRAM中还需增加一些冗余单 元。为了减少测试成本，测试插入应尽可能少。大多数测试流程是由运行于存储器测试系统中的eDRAM存储器测试驱动的，因此要求也能在存储器测试仪上进行 SRAM测试。由于这样的原因，用于微控制器可存取存储器模块的SRAM测试算法需要被存储在ROM中，因此也被称为MSIST(存储器软件实现的自测 试)。很容易在存储器测试仪上对该程序加以控制，也可以经过简单的掩模重设计对它进行修改。测试配置如图2所示。微控制器内核无法测试HDC内部的小模 块，这些模块必须通过如图3所示的MBIST(存储器内置自检)结构进行测试。因此在一个专用的存储器测试仪上用单个测