采用边界扫描法测试系统级芯片互连的信号完整性

本例所用的ILS是如图2所示的时延破坏传感器。可接受的时延范围(ADR)被定义为触发时钟沿开始的一段时间，所有输出跳 变必须在这段时间内发生。测试时钟用于创建窗口，以确定可接受的偏移范围。如果输入信号a的跳变发生在b为逻辑’0’的时间内，那么信号a就在可接受的时 延范围内。任何在b为逻辑’1’的时间内发生的跳变均经过传输门传递给XNOR门，这是利用动态预充电逻辑实现的。根据合理的时延范围调整反向器1。在b 为1的时间内有信号跳变时输出c就为1，直到b变为0，开始下一个预充电循环周期。输出用来触发一个触发器。图3所示为输入信号a有2个信号跳变的单元 SPICE仿真，采用0.18μm技术实现。第1个信号跳变发生在0.2ns处，当时b为0，输出保持为0。第2个信号跳变发生在3.5ns处，此时b为 1，由于超出了可接受的时延周期，输出c保持为1直到b变为0。时延传感器还能检测到由串话引起的跳变错误。脉冲可以被反馈到触发器以存储时延发生事件， 供以后进一步阅读/分析。

增强的边界扫描单元

边界扫描是一种被广泛使用的测试技术，它要求在输入或输出引脚和内部内核逻辑之间配置边界扫描单元。边界扫描测试技术能够高 效地测试内核逻辑和互连。图4给出了传统带移位和更新节点的标准边界扫描单元(BSC)。Mode_1使单元处于测试模式。在扫描操作中数据通过移位寄存 器(Shift-DR状态)进行移位 。通过扫描输入端口(TDI)被扫描进边界扫描单元的测试模式在Update-DR状态(UpdateDR信号)下得到并行使用。连接于内部逻辑和输出引 脚之间的边界扫描单元可以并行捕获电路响应，并通过扫描输出端口(TDO)扫描输出。利用JTAG标准(IEEE 1149.1)可以测试互连的粘连、开路和短路等故障情况，这是通过"EXTEST"指令实现的，在该指令操作下TAP控制器利用BSC从互连中分离出内 核逻辑。但这种测试的目的并不是测试互连的信号完整性。为了测试互连的信号完整性，需要对标准架构作少许的改进。

监视BSC(OBSC)

建议在互连的接收侧放置一个新的使用ILS单元的BSC，如图5所示，这种新的BSC被称为监视BSC (OBSC)。ILS被加在接收侧单元，它们能够捕获互连末端上带噪声和时延的信号。如果它接收到具有完整性问题(如时延破坏)的信号，它会在输出端输出 一个脉冲，并将触发器置为"1"。OBSC有2种工作模式：

1) 完整性模式(SI=1)：选择信号F。在每个Shift-DR状态通过扫描链输出被捕获的完整性数据，并用于最终的评估。

2) 正常模式(SI=0)：在这种模式中ILS被隔离，每个OBSC被当作标准BSC使用。

在扫描输出过程中，我们需要捕获输出F信号并送至FF1。在本例中sel应置为0，因此SI和ShiftDR应分别为1和 0。当扫描输出过程开始后，D1被传送到Q1，并用作下一个单元的TDI。信号完整性信息被捕获进FF1后ILS触发器复位。在将F值送至Q1后，必须格 式化扫描链。在本例的Shift-DR状态期间，TDI输入必须连接至FF1。因此必须将sel置为1(SI=’1’,ShiftDR=’1’)从而隔离 出ILS路径。如图5所示，SI和ShiftDR需要进行或操作，以选择和发送信号F到D1，并生成扫描输出用的扫描链。

图6显示了sel与SI和ShiftDR间的从属关系。如图所示，在Capture-DR状态，信号F被选中，扫描链在 Shift-DR状态得到格式化，并根据被测试的线数扫描输出数据。表1给出了信号sel的真值表。只有一个控制信号(即SI)是由新指令生成的。执行信 号完整性信息的监视有三种方法：1)应用每个测试模式后读出；2)应用测试模式子集后读出；3)应用整个测试模式后一次性读出。具体选择哪种方法取决于可 接受的时间开销。第1种方法非常耗时，但它可以尽可能详细地显示每个互连的完整性信息。第3种方法速度非常快，但完整性信息比较少，因为只能得到哪个模式 或哪个模式子集引起完整性故障的信息，无法获知故障类型。方法2可以帮助用户在测试时间和准确性之间取得平衡。

测试架构

图7给出了针对小型SoC的整体测试架构，其中的JTAG输入(TDI、TCK、TMS、TRST和TDO)使用时没加任何 修改。但定义了一条新的指令，主要用于信号完整性测试中读取测试结果。从图7可以看到，只是每个互连的接收端单元改成了OBSC。对于双向互连，OBSC 单元用于Core j和Core1之间的双侧。其它单元都是标准BSC，在信号完整性测试模式期间出现在扫描链中。ILS的作用是独立的，不需要特殊的控制电路来控制这类单 元的时序。由F显示的完整性信息被扫描输出，用以确定有问题的互连。

1. EX-SITEST指令

针对新的测