减少DDR记忆体验负载的探测技术

值得赞赏的优点，就是flow-through routing能力。逻辑分析仪测试探棒的占位面积与脚位安排，使信号能够横跨各个测试点而不必改变层。也就是说在DDR系统中，不需要使用额外的层来结 合逻辑分析仪可测试性。这对于在4层电路板上实作的系统非常重要。

电气的影响在上面的范例中，额外的可测试性 降低了系统的信号完整性。在权衡可测试性与缩小边限两者的重要性时，这个问题转变成"边限缩小的程度有多大？"，对这类微导片电路板trace而言，其相 当于~3pF/inch的电容。为检视逻辑分析仪测试探棒所导致的额外负载，请考虑连接测试探棒与未连接测试探棒两种情况。W典型的4层DDR系统在 PCB的外层使用0.005英吋的电路板trace宽度。这些层均设计成50

CASE 1:当连接测试探棒时
可测试性所造成的额外电路板trace = 0.390"
电路板trace的寄生电容 = (0.390") * (3pF/inch) = 1.17pF
额外的测试探棒电容 = 0.7pF (附注：含焊垫)
可测试性所造成的额外总电容 = 1.17pF + 0.7pF = 1.87pF

CASE 2:当未连接测试探棒时

可测试性所造成的额外电路板trace = 0.390"
电路板trace的寄生电容 = (0.390") * (3pF/inch) = 1.17pF
额外的测试探棒焊垫电容 = 80 fF
可测试性所造成的额外总电容 = 1.17pF + 0.08pF = 1.25pF

为了解这个电容是否重要，必须执行第一级的系统分析。

驱动器所感测到的DDR系统电容

原始系统的电路板trace总长度 = 2.767" (附注：使用最长的2x电路板trace)
电路板trace的寄生电容 = (2.767") * (3pF/inch) = 8.3pF
DIMM的集总电容 = 5pF (附注：DDR333、DQ、DQS、DM)
总线上的DIMM数量 = 4
DIMM所造成的电容 = (4) * (5pF) = 20pF
DDR系统的总电容 = 8.3pF + 20pF = 28.3pF

第 一级分析显示当连接测试探棒时，只会在驱动器所感测到的电容中增加6%，更重要的是，当未连接测试探棒时，PCB上的测试点和电路板trace只会增加 4%。这表示在最终的生产设计中加入免接头式测试探棒的占位面积，对系统的信号完整性并不会造成太大的影响。在产品中结合可测试性的优点极具价值，缩小 4%的边限绝对值得。

成本的影响

因为测试点不需使用接头，所以不会增加产品最终零件的成本，亦即这个内建的DDR可测试性对于所有密集的应用来说是免费的。

结语

当设计周期时间快速的产品时，总要面对在可测试性与时程和边限之间取舍的难题。要拥有可靠的可测试性，除了PCB的空间与系统边限外，还需要事前的考虑与 规划，所幸可靠的可测试性终究能够缩短产品的上市时程。DDR系统是进行这些工程取舍的最佳范例。要证明在设计中结合固定的逻辑分析测试点是合理的，其实 非常困难，这当中涉及了电路板空间、路由层与接头成本等因素。随着免接头式逻辑分析仪测试探棒的问世，这项证明工作变得容易多了。现在，DDR系统已经可 在最终设计中进行完整的测试，其对系统的大小、信号完整性与成本并没有太大的影响。