基于USB 2.0集成芯片的H.264解码器芯片设计

H.264/AVC标准具有一系列优于MPEG4|0">MPEG4和H.263的新特性，在相同的重建图像质量下，H.264比H.263节约50％左右的码率。但是节约码率的代价是增加了算法复杂度。由于仅用软件已经无法实现实时地解码过程。所以必须利用硬件加速，这正是本解码器设计的初衷。
虽然H.264相较同质量的H.263图像，码率节约一半，但是由于本解码器的目标是解决H.264的高清图像（1080i|0">1080i）的解码工作，同时也要适用于普遍的视频外设，所以选用的接口既需要完成高速的码流源文件的传输工作也要易于插拔。而USB接口恰好符合这两个条件。高质量的源码文件数据量较大，对传输接口要求较高。并且在FPGA的仿真环境下，USB接口还要担负起向PC上位机回传解码结果的任务。这就要求传输速度至少要保证超越解码速度。和USB 1.1接口相比，USB 2.0接口的传输更加符合本设计的要求。
经过计算可知，传输接口需要至少30MB/s的传输速率，才能保证对1080i的图像进行解码。

器件选型
使用FPGA进行仿真和验证基本已成为IC设计过程中必不可少的环节，尤其对于大规模的设计。本解码器IC的设计使用Virtex II FPGA作为仿真环境。对于本设计，利用FF1517 BGA封装的XC2V6000已经充分满足设计要求。在考虑设计成本的前提下，该款FPGA是相对高性价比的选择。
Cypress公司的EZ-USB FX2是一款集成了USB 2.0的微处理器，它集成了USB 2.0收发器、SIE（串行接口引擎）、增强的8051微控制器和可编程的外围接口。FX2的这种优化设计，几乎能达到56MB/s的数据传输率，而USB 2.0允许的最大带宽是480Mb/s，即60MB/s。该芯片在对传输带宽影响很小的前提下，增加了许多集成的控制功能。GPIF和Slave FIFO模式为外部的FPGA、DSP和ATA等提供了简单和无缝的连接接口。

系统构架
本设计的主体如图1所示，在FPGA的仿真平台中，Virtex II包括了解码器主体和FPGA的接口模块。USB 2.0芯片68013A作为独立部分，负责FPGA和PC之间的USB数据传输。FPGA片外的SRAM与DRAM作为FPGA的扩展存储设备，用于存放解码器所需的源码文件，解码后的文件以及解码器中用到的软件程序文件。

图1 FPGA仿真传输示意图

本设计中，解码器端具备强大的功能，内嵌有一个CPU。可以进行主动识别命令的功能。所以PC端和解码器处于对等的地位。PC端的工作包括发送命令头，发送命令，发送码流，接收回传解码结果等；FPGA端的工作包括接收并识别命令头与PC命令，接收并向SRAM和DRAM中存储码流，读取SRAM和DRAM中的解码结果并且回传给PC端。
USB 2.0芯片的工作方式及固件编写
1 芯片工作方式的确定
在设计中，存在两个过程涉及到大批量的数据文件传输：PC向下传输源码文件，FPGA向上位PC传输解码结果文件。其对USB传输要求最高。如果当传输的源码文件无法适应解码速度时，会导致解码器停顿；如果当回传解码结果滞后时，会造成未被传输的解码结果被覆盖。任何一种情况的出现，都将直接导致解码器工作失败。
在传输要求甚高的情况下，选用EZ-USB FX2提供的Slave FIFO的BULK（批量传输）模式，能很好的满足传输要求。在这种模式下，USB芯片内存单元中划分出6个端点（endpoint），以下简称为EP。EP0和EP1被保留作为芯片配置FIFO。EP2、4、6、8可作为用户传输，并且4个EP采用双重FIFO（double FIFO）的方式组织构成。
举例来说，如图2所示，USB执行OUT传输，将EP2端点设成512字节双重FIFO。在外部器件看来，USB端只要有1个512字节的FIFO为"半满"，就可以继续发送数据。当操作的FIFO写"满"时，FX2自动将其转换到外部接口端，排除等候读取；并将USB接口队列中下一个为"空"的FIFO转移到USB接口上，供其继续写数据。外部接口端与此类似，只要有1个FIFO为"半满"，就可以继续读取数据。当前操作的FIFO读"空"时，FX2自动将其转换到USB接口端，排除等候写并将外部接口队列中下一个为"满"的FIFO转移到接口上，供外部器件使用。

图2 EndPoint示意图
图3所示为双重FIFO的工作过程。当一个512字节的FIFO满时，FPGA可以取出里面的数据，同时PC可以向另一个FIFO写入数据（一组实箭头）。当一个512字节的FIFO空时，PC可以写入数据。同时FPGA可以读取另一个仍然有数据的FIFO（一组虚箭头）。

图3 双重EP运作模式

2 固件程序设计
在通过编写固件程序初始化USB设备过程中，以下重要的配置寄存器需要设置。
IFCONFIG；设置USB时钟由外部提供，并且选用Slave FIFO模式。
EPXCFG（X=2，4，6，8）；配置4个EP（端点FIFO）的模式。
EPXFIFOCFG（X=2，4，6，8）；配置4个EP的自动传输模式以及传输位宽。
其他一些寄存器，根据实际的需要可以单独配置。本设计中配置EP2用于传输命令头，EP4用于传输源码文件，EP6用于传输命令，EP8用于传输解码结果文件。
在完成固件程序的设计之后，可以利用FX2自带的Control Panel将固件程序的编译结果下载到68013A的芯片中，或者存放在外部的I2C中，以便下次复位时，芯片自己读取。