用于系统级芯片的纳米晶非易失性存储器

基于不断发展的硅技术的集成电路使得集成了若干模块的复杂SoC的制造得以实现。最早的SoC是微控制器，其中包括CPU、缓存SDRAM和用于连接传感器和制动器(actuator)的外设模块。非易失性存储器即使在系统断电时也能保存信息，已经在很多年前就嵌入到SoC中了，最初是用在摩托罗拉公司1982推出的MC68HC11中。这种微控制器用在很多汽车、工业和消费应用中，包括汽车引擎盖内这种恶劣的环境。

从用户来看，数据和代码都可以存储在非易失性存储器中。尽管最初提供了可字节擦除的EEPROM和块可擦除的闪存EEPROM，但当前的SoC仅提供闪存EEPROM用于代码和数据存储，因为其擦除次数已经增加到大于100,000次，这已经足够了。在SoC中嵌入闪存的好处包括快速的随机存取，速度在15~20纳秒之间，并且信息存储安全，不会为程序破译者留下任何可见的物理代码痕迹。

为在SoC中获得非易失性存储，厂商对CMOS逻辑基线工艺(baseline process)进行修改，以将制造闪存EEPROM位元(bitcell)所必要的工艺步骤以及支持器件，如外围高压晶体管包括进去。嵌入式NVM设计的技术性在于对用户功能需求、可制造性和可靠性之间进行平衡。

逻辑扩展和浮栅NVM

大多数的传统嵌入式非易失性存储器基于在"浮栅"中的电荷存储的原理，浮栅是完全封闭在像二氧化硅这样的绝缘体内的多晶硅。信息按存储在浮栅上的电荷数进行编码，通过热载流子注入或"经过"绝缘体的量子力学隧道技术移入或移出在浮栅上的电荷，来对信息进行改变。这些操作需要大约±9V的较高电压，这个电压通常由片上的电荷泵来产生。

近几年来，产业界发现在浮栅周围的绝缘体厚度有限，大约为8到10纳米，不能获得足够的可靠性。因此，为实现嵌入式闪存，能应对±9V写/擦除电压的相对较低性能的高压晶体管必须与高性能低压(≈1V)和输入/输出(2.2V或3.3V)晶体管配对。如果需要很短的读取访问时间，高压晶体管占用的面积会比电荷存储"位元"占用的面积大很多，这会导致嵌入闪存EEPROM将占用很大的硅片面积。

图1：浮栅原理、SONOS以及纳米晶非易失性存储器

离散电荷存储选择与局限

基于浮栅的闪存位元的主要局限是，其周围的绝缘体的一个缺陷就会导致全部电荷丢失。因此，在针对高可靠性应用的很多SoC中，都采用了错误校正。另外一个增加闪存的可靠性的可选方法是用包含很多离散电荷存储区域的薄膜来替代浮栅。这种薄膜可以首先制造成夹层结构：可以存储大量电荷的氮化硅或氧硫化硅层，两边是二氧化硅层(SONOS)，然后在两个二氧化硅层之间嵌入硅或金属纳米晶。

氮化硅的集成与基线CMOS工艺非常兼容，因此最近几年作为离散电荷存储的一种选择受到欢迎。SONOS器件的局限性在于，为使其可以在低电压下可工作，氮化物下面的介电材料的厚度必须大大地降低到1~2纳米的范围。这样薄的介电闪存位元在闪存大量的编程和擦除应用后，将受制于电荷增益的不足。一些公司通过大大地增加底部的介电材料厚度到7~8纳米，来尝试解决电荷增益问题。然而，对于这样厚的介电材料，电子将不能通过量子力学在氮化物中出入，因此必须在氮化物中注入热孔(hot hole)来转移电荷。热孔的注入会导致介电材料严重劣化，导致闪存位元严重的可靠性问题，特别是对于用在恶劣的汽车环境中。

纳米晶闪存的性能

另一方面，利用硅材料或金属纳米晶制造的闪存存储器很容易克服氮化物带来的局限性。来自不同公司的研究者都已经能使用可量产的设备来产生可反复制造的硅纳米晶。这些纳米晶的直径为5~10纳米，可以使用前面在硅浮栅中采用的相同物理机制来充电或放电。由于在每个位元的冗余电荷存储，绝缘材料可以在8~10纳米和5~6纳米之间变化，依然能采用量子力学隧道技术在低电压下擦除。较低的写/擦除电压可以使闪存模块面积更低。而且，因为没有影响浮栅的电容耦合效应，纳米晶位元门槛电压的分布可以比浮栅窄40%，因此可以采用更低的读取电压。

图2：形成的硅纳米晶层的SEM图像。

架构选择

第一款实验性的纳米晶闪存测试芯片采用传统的NOR共源架构(1T)，4到24兆位密度，并对电荷保持能力进行了深入的研究。通过采用分离栅结构(1.5T)实现更大的成本降低，在这种架构中，沟道区域由电荷存储区与一个带薄氧化物的选择栅共享，这里的氧化物通常与SoC中的低电压高性能晶体管中用的氧化物相同。在这种位元结构中，在读操作期间只有选择栅被切换，以选择或取消选择存储器阵列中的一个位元，实现快速的读操作。