一文看懂MOS器件的发展与面临的挑战

1.6沟道离子注入和晕环离子注入技术
MOS器件的特征尺寸缩小到深亚微米导致的另外一个问题是短沟道效应引起的亚阈值漏电流。随着MOS器件的栅极长度缩小到0.25um，源漏之间的耗尽区会相互靠近，导致它们之间的势垒高度降低，形成亚阈值漏电流。虽然MOS器件的栅极长度从0.33um缩小到0.25um时，器件的工作电压也从3.3V降低到2.5V，但是MOS器件的亚阈值区的漏电流依然很大。为了降低MOS器件的亚阈值区的漏电流，需要增加一道沟道离子注入和晕环（Halo）离子注入增加沟道区域的离子浓度，从而减小源漏与衬底之间的耗尽区宽度，改善亚阈值区的漏电流。如图1.15（a）所示，进行沟道离子注入的MOS管结构图。

图1.15 Salicide和应变硅的MOS管结构图

1.7RSD和应变硅技术
随着MOS器件的特征尺寸不断缩小到90nm及以下时，短沟道效应中的器件亚阈值电流成为妨碍工艺进一步发展的主要因素，尽管提高沟道掺杂浓度可以在一定程度上抑制短沟道效应，然而高掺杂的沟道会增大库伦散射，使载流子迁移率下降，导致器件的速度降低，所以仅仅依靠缩小MOS器件的几何尺寸已经不能满足器件性能的提高，需要一些额外的工艺技术来提高器件的电学性能，例如应变硅技术。应变硅技术是通过外延生长在源漏区嵌入应变材料使沟道发生应变，从而提高载流子迁移率，最终提高器件的速度。例如NMOS的应变材料是SiC，PMOS的应变材料是SiGe。另外，随着源漏的结深的短减小，源漏扩散区的厚度已经不能满足形成Salicide的最小厚度要求，必须利用新技术RSD（Raise Source and Drain）技术来增加源漏扩散区的厚度。RSD技术是通过外延技术生长在源漏区嵌入应变材料的同时提高源漏扩散区的厚度。如图1.15（b）所示，是采用应变硅和RSD技术的MOS管结构图。

1.8HKMG技术
当MOS器件的特征尺寸不断缩小45nm及以下时，为了改善短沟道效应，沟道的掺杂浓度不断提高，为了调节阈值电压Vt，栅氧化层的厚度也不断减小到1nm。1nm厚度的SiON栅介质层已不再是理想的绝缘体，栅极与衬底之间将会出现明显的量子隧穿效应，衬底的电子以量子的形式穿过栅介质层进入栅，形成栅极漏电流Ig。为了改善栅极漏电的问题，半导体业界利用新型高K介电常数（High-k - HK）介质材料HfO2来代替传统SiON来改善栅极漏电流问题。SiON的介电常数是3.9，而HfO2的介电常数是25，在相同的EOT条件下，HfO2的物理厚度是SiON的6倍多，这将显著减小栅介质层的量子隧穿的效应，从而降低栅极漏电流及其引起的功耗。但是利用HK介质材料代替SiON也会引起很多问题，例如导致多晶硅栅耗尽效应形成高阻栅，HK介质材料与多晶硅的界面会形成界面失配现象降低载流子迁移率，HK介质材料还会造成费米能级的钉扎现象。目前半导体业界利用金属栅（Metal Gate - MG）取代多晶硅栅电极可以解决Vt漂移、多晶硅栅耗尽效应、过高的栅电阻和费米能级的钉扎等现象。利用HK介质材料代替SiON和利用金属栅取代多晶硅栅的技术称为HKMG工艺技术。如图1.16（a）所示，是采用HKMG技术的MOS管结构图。

图1.16采用HKMG技术的MOS管结构图和FD-SOI

1.9FD-SOI晶体管
当MOS器件的特征尺寸不断缩小22nm及以下时，仅仅提高沟道的掺杂浓度和降低源漏结深已不能很好的改善短沟道效应。加利福尼亚大学伯克利分校的胡正明教授基于SOI的超薄绝缘层上的平面硅技术提出UTB-SOI（Ultra Thin Body - UTB），也就是FD-SOI晶体管。研究发现要使FD-SOI有效抑制短沟道效应，并能正常工作，绝缘层上硅膜的厚度应限制在栅长的四分之一左右。对于25nm栅长的晶体管，FD-SOI的硅膜厚度应被控制在5nm左右。FD-SOI晶体管的沟道厚度很小，栅的垂直电场可以有效的控制器件的沟道，从而降低了器件关闭时的漏电流，抑制短沟道效应。如图1.16（b）所示，是FD-SOI晶体管的剖面图。

1.10Bulk FinFET和SOI FinFET晶体管
另外，1989年，Hitachi公司的工程师Hisamoto对传统的平面型晶体管的结构作出改变提出的基于体硅衬底，采用局部氧化绝缘隔离衬底技术制造出全耗尽的侧向沟道三维晶体管，称为DELTA（Depleted Lean－Channel Transistor）。胡正明教授依据Hisamoto的三维晶体管提出采用三维立体型结构的体FinFET和SOI FinFET代替平面结构的MOSFET作为集成电路的晶体管，由于三维立体晶体管结构很像鱼的鳍，所以称为鳍型场效应晶体管。如图1.17所示，是Bulk FinFET和SOI FinFET晶体管的剖面图。


FinFET晶体管凸起的沟道区域是一个被三面栅极包裹的鳍状半导体，沿源-漏方向的鳍与栅重合的区域的长度为沟道长度。栅极三面包裹沟道的结构增大了栅与沟道的面积，增强了栅对沟道的控制能力，从而降低了漏电流，抑制短沟道效应，同时也有效的增加了器件沟道的有效宽度，并且增加了器件的跨导。另外为了改善栅极漏电流，FinFET晶体管的栅介质也采用HK材料，栅极也采用金属栅。