国内IC设计公司没技术含量？海思员工第一个不服

流过电感。

其实电阻也有感抗，只是非常微小，可以忽略不计。但如果接在电阻上的电压非常微小，电流量非常微小，那此时，感抗就不能被忽略不计了。二级效应在芯片制程非常小时(28nm以下)，非常明显，mos管由于电压低，电流小，充电受到感抗的影响比40nm大，充电速度慢。芯片想要达到高频率，mos管要加载更高的电压，这样就增加了功耗。漏电也是低制程的一个副作用，也需要提供芯片的功耗才能克服。所以低制程带来的功耗优势就被漏电和二级效应扳回去了很多。

当然，新的工艺、好的工艺可以部分解决上面两个问题，不同工艺用的物理、化学材料不同，工艺流程也不同。高通四核用的是老28nm工艺，目前来看，这个28nm工艺相比40nm工艺优势不大。

然后制程方面，目前听过的最先进的制程是7nm，但这个制程只存在于实验室里，远远没有达到大规模量产的需要。低制程有些困难是难以克服的，学过物理的都知道光的衍射，低制程意味着掩膜透孔会非常小，衍射会非常严重，这样肯定是无法蚀刻硅片的。这个问题也许可以通过使用电子射线或者其他粒子射线来蚀刻硅片解决，但这是那帮孙子去想的问题了。

二、芯片设计考验公司技术水平

说说设计吧，芯片设计分为前端设计和后端设计。前端设计就像做建筑中的画设计图，芯片的逻辑、模块、门电路关系都是前端设计完成的。后端设计则是布局布线，芯片做出来，最终是个实际的东西，那每个mos管摆放什么位置，每一条线怎么连，这个都是后端设计决定的。前端设计没啥好说的，虽然技术含量非常高。

我就说说后端设计吧，有趣一点。5亿个mos管的布局布线，虽然很多用的是IP硬核，别的厂商已经帮忙做好了，但这绝对不是一个轻松的活。拿导线来说，两条导线在一个硅平面上不能交叉，它们可不像我们家里的导线，包了一层塑料。如果把5亿个mos管的导线放在一个平面上，还要让某些连接、某些不连接，还不能交叉，这绝对是不可能的。

事实上，一个芯片布线，从上到下可能有十几层。每一层都是蜘蛛网一样的布线，如果我们化身成一个1nm的小人，进入芯片的世界走一圈，那绝对会发现那是一个非常宏伟，非常不可思议的世界。后端设计除了要保证线路正确连接，还要使模块占用面积小，功耗小，规避二级效应，要求是很高的。名牌大学毕业搞后端，搞个两年也才刚刚入门。

再说说仿真，芯片在流片之前，谁都不知道它长什么样子，更难以去揣测它设计是否成功、合理，流片成本又非常高，不可能为了验证设计是否成功去流片。这个时候就需要用到仿真，用计算机去模拟电路的运行情况。仿真贯穿芯片设计的始末，有前端仿真、后端仿真、模拟仿真、数字仿真…仿真脱离不了计算机仿真软件，像Sysnopys、Cadence它们是芯片设计、验证软件领域的巨擘，海思每年付给他们的费用我不知道，但起码千万级别。

仿真是一个需要超高性能计算机的任务，海思在IT中心有大量高性能计算机组成云计算资源，但在面对大型仿真时还是很吃力，跑几个小时只能模拟出芯片几秒钟的运行情况。因为要跑仿真，这些计算机一天24小时都在跑。顺便说一下我们部门一个Linux服务器的配置，英特尔4核4GCPU，内存16G。

这个只是一个打杂的服务器，放个数据库，编译几个软件。海思小网的Solaris接入服务器同时有上百人在上面办公。从这点也可以看出，做芯片投入还是非常大的，就光这些软件、硬件成本，每个人每年要花掉公司几十万。

我们要承认，中国IC设计公司和美国那些公司比起来缺失有很大差距。毕竟80年代，人家芯片设计、制作都已经非常成熟的时候，我们才有第一台计算机。

我们知道，在一款数字芯片商，它上面很多模块都是别人的，公司花了大笔钱买了版权，这个叫IP核。

IP核分软核和硬核，现在貌似也有软硬结合的核…它是什么东西呢?比如ARM指令授权，它就是软核，它只规定了CPU的指令集，好比建桥，它只告诉你桥应该建多长、多宽、大概长什么样，但是具体细节没有，不告诉你电路在芯片上怎么摆放，怎么连线。软核的好处是给了很大的发挥空间，模仿、抄袭也简单，以后做类似东西可以参考。硬核就是它只告诉你电路在芯片上具体长什么样子，把它摆上去用就行了。硬核的好处是它一般都是经过其它芯片验证的，很容易了解它的具体性能。但你几乎不可能修改它，也很难了解它的实现细节，毕竟有几千万个mos管，人怎么分析。

中国的IC设计公司，自主IP核不多，因此很多都是从类似ARM和Ceva这类公司购买，但客观地说，现在芯片设计分工越来越细，每个公司只是完成其中一