关于硬件加速仿真的 11 个谬论

器对大规模设计的执行速度不会提高，那么硬件加速器将成为唯一可行的系统级设计验证手段。仿真器将继续用于知识产权 (IP) 和模块级。

您可能会问，那多机仿真呢？

在多机仿真中，大规模 DUT 不会分解成小块并分布到大量 PC 中，使一个工作站执行一小块 DUT。这种方法已被重复尝试了 25 年多了，但结果并不尽如人意。

相反，多机仿真中的每个工作站会执行同一个设计的副本，和设计的大小相同。每份设计副本由功能完善且独立的不同测试平台执行。因此，设计规模仍起决定性作用。带有大规模验证平台的多机仿真被用于回归测试是非常流行的。

仿真器与硬件加速器的使用比率可能是 80% 比 20%。据我估计，这个比例会在十年后反转，变成 20% 比 80%。

7.硬件加速仿真和 FPGA 原型除了名称有别，本质并无不同。FPGA 原型能够并且将取代硬件加速器

这是个错误的说法。虽然硬件加速器可以使用 FPGA 器件（事实上有一些硬件加速器确实使用了 FPGA 器件），但这两种是截然不同的工具。

FPGA 原型的设计旨在实现尽可能最高的执行速度。在芯片设计的过程中，通常每一种验证原型会针对特定的设计加速而作优化。它们牺牲了 DUT 映射工作、DUT 调试功能（限制到最低，常常毫无用处）以及调整灵活性和多用性。它们可用于芯片成功流片之前的嵌入式软件验证以及最终系统验证。

除了采用了基于定制的处理器、定制的片上硬件加速器和商用 FPGA 的技术，硬件加速器拥有的几个特性将其与 FPGA 原型电路板或系统区别开来。例如：

•硬件加速器和 FPGA 原型系统在 DUT 映射和编辑耗时方面有着天壤之别，一个以天计算，一个以月计算。

•硬件加速器针对硬件调试，因此支持 100% 的设计可见性，不要求探针编辑。不同的硬件加速器在这个关键性能上存在差异，但是和FPGA相比，这些差异微不足道。

•硬件加速器可用于几个操作模式，支持从硬件验证和硬件/软件集成到固件/操作系统测试和系统验证的一系列验证目标。此外，它们还可用于多电源域设计验证，并且可以产生支持功率估算的切换活动。

•硬件加速器还是多用户/多任务引擎。FPGA 原型系统仅由一个用户使用，一次处理一个任务。

上文所述已说明了 FPGA 原型不会取代硬件加速器的原因。

8.硬件加速器必须安装在一个地点，不能远程使用，例如作为数据中心资源使用

早期的硬件加速器确实如此，如今已不再是这样。目前，所有的硬件加速器都可以远程访问。但是，在 ICE 模式中，这种方法太繁琐，在硬件加速器上传不同设计时需要人为监督来安装和切换速率适配器。事实上，ICE 模式的多用户或多任务非常不利于远程访问部署。

尽管如此，ICE 模式的多用户、远程访问（TBX/TBA 或 SAA）和大规模配置是硬件加速仿真数据中心的基础。显然，高效且顺利的操作需要管理软件，这就是各种硬件加速器实施的不同之处。

9.硬件加速仿真不支持 SoC 中的嵌入式软件验证，这意味着该手段无法实现硬件/软件协同验证

事实完全相反。硬件加速仿真是能够执行这项艰巨任务的唯一工具。

为验证嵌入式软件在底层硬件上（带单个或多个 CPU 的 SoC）的交互，包括固件和操作系统，验证工程师需要以下三种要素：

•周期精确的设计呈现，以跟踪 SoC 中任何地方的错误。硬件加速器可以提供最准确的设计呈现（在这方面和真实芯片相比只是缺少了硅晶片）。

•可达到数百个千赫或兆赫的极高执行速度，越快越好。硬件加速器可以实现这个速度。

•硬件设计完全可见。硬件加速器提供了 100% 的设计可见性，虽然不同硬件加速器的访问速度不同。

10.功率估算是一项关键的验证任务，但硬件加速仿真没有能力分析 SoC 的功耗

这又是一个错误的说法。功耗分析基于设计内部所有元素的切换活动跟踪。设计呈现得更细致，分析就更为准确。遗憾的是，更高的粒度水平意味着会消耗更多的硬件加速器资源，从而降低其灵活性，阻碍其做出能够改善功耗的重大设计变更。最好是从架构层级实现这一分析。

硬件加速仿真可以实现寄存器传输级 (RTL) 和现代 SoC 设计门级的最佳功耗分析。只有硬件加速仿真才有处理大量逻辑以及产生针对所有元素的切换活动的独有能力。

11.所有硬件加速器都是一样的

今天，所有硬件加速器有很多共同特性，都能够执行任务。不过，在特定模式下，有些硬件加速器会优胜于其他硬件加速器。

从架构的角度来看，硬件加速器之间的区别在于技术基础。以下是来自三个主要 EDA 供应商的三种商用产品：

•基于定制处理器的架构：由 IBM 制定，是自 1997 年后经过验证的技术，在 2000-2010 十年间占主导地位。优势包括快速编辑、良好的可扩展性、在 ICE 模式下执行速度快、获得来自全面的速度桥接目录的支持，以及卓越的调试功能。缺点是在 TBA 模式下的执行速度有限、功耗大，并且物理尺寸比基于同等设计容量的商用 FPGA 的硬件加速器更大。

• 定制的片上硬件加速器架构：片上硬件加速器架构由一家名为 Meta Systems 的法国新兴公司在上世纪 90 年代中期率先设计出来，基于高度优化的定制 FPGA，这种 FPGA 包含能够快速编辑的互连网络，并且可以实现"设计即正确"的编辑。设计可视化在硅片上实现，提供 100% 的可见性，不要求探针编辑和快速的波形跟踪。它有几个缺点：需要多个工作站进行快速编辑；相比基于同等设计容量的商用 FPGA 的硬件加速器而言，速度更慢，物理尺寸更大。

• 基于商用 FPGA 的架构：首次使用时间是 20 世纪 90 年代，因为几个缺点而不及基于定制处理器的架构。过去 10 年，超大的新一代商用 FPGA 帮助克服了旧的商用 FPGA 的很多弱点，其物理尺寸和功耗在同等设计容量的架构中均属最小值。与其他两种架构相比，它可以获得更快的执行速度。最大的一个缺点是在至少 1,000 万门或更低的设计中，其编辑速度低于其他两种架构。这种设计完全可见的实现以牺牲较高的硬件仿真速度为代价。

这三种架构都具备可扩展性，能够处理任何设计规模，小至 IP 模块，大到超过十亿门级的整个系统。它们支持多用户，其中，基于定制处理器的架构可以容纳最多的用户。它们还支持所有部署模式和验证目标。