存储器体系结构的未来发展趋势

使用DRAM

而XBOX One SoC还揭示了更多的信息。无论您有多大的管芯高速缓存，都无法替代巨大的DRAM带宽。SoC管芯包括四通道DDR3 DRAM控制器，为模块中的8 GB DRAM提供了68 GBps峰值带宽。

DRAM多通道的概念并不限于游戏系统。几年前，数据包处理SoC就开始提供多个完全独立的DRAM控制器。但是这种策略带来了挑战。存储器优化会更加复杂，系统设计人员必须决定哪种数据结构映射哪一通道或者控制器。当然，还有可能要求自己的DRAM控制器完成某些高要求任务，在一些嵌入式应用中，这些控制器是非常宝贵的。而DRAM多通道会很快用完引脚，用尽I/O功耗预算。

即使在FPGA设计中，引脚数量也是一个问题，设计人员应能够非常灵活的重新组织逻辑，选择较大的封装。Altera的高级系统开发套件（图4）电路板主要用于原型开发，实现宽带设计，应用领域包括HD视频处理、7层数据包检查，或者科学计算等，这是非常有用的套件。


图4.Altera的高级系统开发套件极大的满足了两片大规模FPGA的存储器需求。

Mark Hoopes是Altera广播应用专家，解释了电路板应提供很大的存储器带宽，不需要详细的知道用户在两片大规模FPGA中实现的某些设计。因此，设计电路板时，Hoopes检查了现有Altera视频知识产权（IP）的存储器使用模式，调研了外部设计团队的需求。

结果让人清醒。Hoopes说："当您查看每一项功能时，看起来都需要存储器。但是，当您把功能结合起来后，其需求非常大。在一个例子中，应用程序开发人员要求为每一片FPGA提供全256位宽DDR3接口以及四通道QDR II SRAM.即使是1932引脚封装，这也无法实现。因此，设计人员最终采用了四个SRAM块以及一个192位DDR3接口。

Hoopes指出了多个存储器控制器对于SoC非常重要。他说，IP开发人员通常能够熟练的在子系统级优化存储器，甚至能够提供他们自己经过优化的DRAM控制器。还可以让一个DRAM通道专门用于子系统，让其他IP模块运行子系统设计人员的优化措施。

未来发展

在开发板上还有另一个有趣的模块：每片FPGA连接了一个MoSys带宽引擎。这一芯片含有72 MB的DRAM，组织成256块来仿真SRAM时序，调整用于表存储等局部访问应用。非常独特的是，芯片使用了一个高速串行接口，而不是常用的DDR或者QDR并行接口。Hoopes强调说："接口是我们包含这些组成的一个原因。我们在FPGA中有未使用的收发器。"实际是，MoSys先使用了它们。

三种理念--我们都已经分别了解了，能够融合来定义今后的存储器体系结构。这些理念是大规模嵌入式存储器阵列、使用了容错协议的高速串行接口，以及会话存储器。

MoSys芯片和IBM POWER8体系结构很好的体现了前两种理念。CPU SoC通过第二个芯片与DRAM通信：Centaur存储器缓冲。一个POWER8能够连接8个Centaurs，每个都通过一个专用每秒9.6吉比特（Gbps）的串行通道进行连接。每个Centaur含有16 MB存储器--用于高速缓存和调度缓冲，以及四个DDR4 DRAM接口，还有一个非常智能的控制器。IBM将Centaur芯片放在DRAM DIMM上，避免了在系统中跨过8个DDR4连接器。这样，设计集中了大量的存储器，最终明智的采用了快速串行链接，由重试协议进行保护。

另一热点芯片实例来自MoSys，在大会上，他们介绍了其下一代Bandwidth Engine 2.根据所采用的模式，Bandwidth Engine 2通过16个15 Gbps的串行I/O通路连接处理子系统。芯片含有四个存储器分区，每个包括64块32K 72位字：在第一代，总共72 MB.很多块通过智能的重新排序控制器以及大容量片内SRAM高速缓存，隐藏了每一比特单元的动态特性。

除了Centaur芯片所宣布的特性，Bandwidth Engine 2还在管芯上提供了会话功能。各种版本的芯片提供板上算术逻辑单元，因此，统计采集、计量，以及原子算法和索引操作等都可以在存储器中进行，不需要将数据实际移出到外部串行链路上。内部算术逻辑单元（ALU）很显然可以用于旗语和链接表应用。而其他的硬件使得芯片有些专用的特性。MoSys技术副总裁Michael Miller介绍了四种不同版本的Bandwidth Engine 2，它们具有不同的特性。

今后的篇章可能不是由CPU设计师撰写的，而是取决于低成本商用DRAM供应商。Micron技术公司具体实现了混合立方存储器（HMC）规范，开发原型，宣布了他们的接口合作伙伴。HMC是一组DRAM块，堆叠成逻辑管芯，通过一组高速串行通路连接系统的其他部分。Micron并没有公开讨论逻辑管芯的功能，据推测，可能含有DRAM控制和缓冲，以仿真SRAM功能，还有可能包括专用会话功能。

逻辑嵌入在存储器子系统中这一理念包括了很有趣的含义。能够访问大量的逻辑栅极和高速缓存的本地DRAM控制器实际上可以虚拟化去除劣化存储器带宽的所有DRAM芯片特性。IBM还在热点芯片大会上介绍了zEC12大型机体系结构，它在硬盘驱动直至它所控制的DRAM DIMM上应用了RAID 5协议，实际上将DRAM块用作多块、并行冗余存储器系统。相同的原理也可以用于将大块NAND闪存集成到存储器系统中，提供了RAID管理分层存储，可以用作虚拟大容量SRAM.

毫无疑问对SoC的需求越来越大。因此，串行链路和本地存储器，特别是本地智能化会完全改变我们怎样思考存储器体系结构。