基于ARM和FPGA的便携人工地震数据采集系统设计

近年来，随着可编程逻辑器件（CPLD/FPGA）的迅猛发展，可编程逻辑器件在数据采集、逻辑接口设计、电平接口转换和高性能数字信号处理等领域取得越来越广泛的应用。CPLD/FPGAD不仅可以解决电子系统小型化、低功耗、高可靠性等问题，而且开发周期短、投入少，同时不断下降的芯片价格极大推动了CPLD/FPGA器件在广泛应用领域的使用。本文介绍一种ARM微处理器+FPGA的硬件设计，融合嵌入式Linux技术，实现一种小型化、移动性强、网络耦合度高的便携式人工地震数据采集系统。该系统以满足人工地震观测的需要、减小仪器尺寸和重量、降低功耗、降低野外工作强度和提高数据采集工作效率为目标。

1 系统硬件设计

采集系统由CPU核心板、A/D数据采集板和电源板组成，系统原理如图1所示。CPU板以Atmel AT91SAM9G20微处理器为核心，通过总线和GPIO分别与64 MB SDRAM、16 MB Norflas和FPGA A3P250接口。板上大容量CF卡安装有FAT文件系统，用于地震波形数据的本地存储。网络接口提供远程登录、数据传输及系统控制功能，包括实时数据流传输。LCD屏显示系统工作参数，如温度、经纬度、高程、系统网络IP地址等信息。串口用于输出调试信息，也被SAM-BA软件用来下载烧写引导加载程序U-boot和嵌入式Linux操作系统内核映像文件。A/D采集板上有三路模数转换数据采集通道，标定信号发生器和检波器控制信号调理电路。高效的电源转换电路是实现系统低功耗的基础。电源板主要提供CPU等数字电路+3.3 V/+1.8 V电源，地震计反馈电路供电±12 V、±4 V，参考电压±2.5 V，标定电路和检波器控制电路供电。GPS系统提供时间服务和地理位置信息。

AT91SAM9G20是Atmel公司推出的一款基于ARM926EJ-S核的低功耗SoC。ARM核工作频率高达400 MHz，具有DSP指令扩展，支持Java硬件加速，具备全功能的MMU。内部集成2个容量为16 KB的高速SRAM，具有丰富的片上I/O设备，包括以太网MAC、USB主机和设备接口、通用同/异步发送接收器USART、SPI接口、同步串行接口SSC、多媒体存储接口等。电源管理控制器(PMC)提供了CPU动态调频的硬件支持。

1.1 FPGA逻辑设计

FPGA芯片的功能主要包括：(1)采集三个通道的A/D数据。当三路数据准备就绪，nDRDY1、nDRDY2、nDRDY3信号全部拉低，启动由FPGA实现的SPI数据传输状态机，地震波形数据被缓冲到FPGA内部的16 bit宽的FIFO_2k_ADC_DATA中。当FIFO_2k_ADC_DATA中数据达到一个阈值时，向ARM微处理器触发AD_INT中断。在中断处理程序ad_irq_rx()中，通过系统数据总线把FIFO中数据转移到内存缓冲区ad_data_buff[]中。之后，调用schedule_work(&tasklet)把诸如数字信号滤波等耗时任务放到中断下半部中进行处理。(2)根据标定数据文件，控制DAC生成模拟标定波形输出。标定波形类型有正弦波、方波等。(3)检波器控制电路驱动地震计调零电机动作。(4)IRIG读码。生成IRIG-B数据帧，通过PPS_interrupt触发CPU中断，pps_irq_handle()中断处理程序负责把IRIG码存储到内存变量irig_frame中，等待解码以提取时间、经纬度、高程等信息。下面是spi实体的Top-level行为级VHDL语言描述。

ENTITY spi IS
PORT ( CLK ：in STD_LOGIC；--4.096 MHz
CLK40 ：in STD_LOGIC；--40 MHz
SYNC ：out STD_LOGIC；--PINMODE模式下，
使用复位信号同步数据采集信号
DOUT1 ：in STD_LOGIC；
SCLK1 ：out STD_LOGIC；--第一通道的
ADS1281模数转换器的SPI时钟
nDRDY1，nDRDY2，nDRDY3：in STD_LOGIC;
--ADS1281数据就绪等待采集信号
spi_clk ：out STD_LOGIC；--扩展SPI时钟
spi_mosi ：out STD_LOGIC；--扩展SPI主机
发送从机接收数据信号线
spi_cs1 ：out STD_LOGIC；--扩展SPI片选
信号
EINT1，EINT2：out STD_LOGIC；--FIFO半满数
据采集中断信号AD_INT，
和DAC数据请求中断信号INT
ENABLE1，A2，A3，A4，A5：in STD_LOGIC；
DATA：inout STD_LOGIC_VECTOR(15 downto 0)；
--ARM处理器数据总线
led_drv：out STD_LOGIC；--LED状态指示
PPS_interrupt：out STD_LOGIC；--1 Hz，
GPS秒脉冲
nRESET：in STD_LOGIC；
GPS_IRIGL：in STD_LOGIC；--IRIG码读写
nRD：in STD_LOGIC；--ARM读
nWR：in STD_LOGIC；--ARM写
nCS：in STD_LOGIC)；--ARM片选
END spi；

1.2 A/D数据采集通道

A/D转换器采用TI公司的ADS1281。该A/D转换器具有高分辨率、高精度特性，内置4阶稳定的ΔΣ调制器，可配置SINC、FIR和IIR滤波器，数据率250 S/s～4 KS/s，特别适合地震数据观测环境。在本设计中，模拟地动波形信号经差分放大后输入到AD1281的AINP和AINN端。SCLK由FPGA分频产生的1.024 MHz的时钟驱动，用于串行输出A/D数据到FPGA FIFO。当A/D完成数据转化后，CH1_DRDY拉低向FPGA表示数据准备就绪，等待读取。CH1_ DOUT连接至FPGA的DOUT1端口，用于数据到FPGA FIFO的串行传输。AD_CLK由4.096 MHz时钟驱动，是A/D的工作时钟。A/D转换原理电路如图2所示。