一种带Cache的嵌入式CPU的设计与实现

对关键模块和其他模块进行融合，最后得到的CPU流水线结构图如3所示。

4 系统的仿真与验证

使用VHDL实现对各功能模块的设计，并完成功能仿真后，将设计的控制单元和数据通路的各模块进行合并，形成一个完整的嵌入式RISC CPU核，进行系统级仿真。基于系统实现的指令集编写了一个简单的测试程序。

add $5.$0,$0
addi $7,$0,1
sw $7,10($5)
lw $8,10($5)
将指令码写入指令存储器的仿真文件，测试程序运行得到的仿真波形图如图4所示。

每个时钟周期为10 ns，第一个时钟周期T1从10 ns处开始，根据仿真波形可以看出，在T5周期，指令sw $7,10($5)处于EXE阶段，第二条指令addi $7,$0,1处于MEM阶段，需要进行数据前推，Forward_2的值为"10",通过对测试结果分析可以看出，数据前推成功。通过分析仿真波形图中各个输出信号的波形，根据程序的运行过程，可以判断信号波形正确，达到设计要求。

本文给出了流水线CPU的关键模块的VHDL实现，经过逻辑综合和仿真，仿真结果表明在时序上设计的嵌入式CPU很好地满足了流水线的要求。生成位流数据文件对FPGA进行器件编程，FPGA芯片可以在50 MHz的时钟频率下稳定的运行。