 图4 基于CPLD设计的（2，1，6）卷积码大数逻辑解码器 （2，1，6）卷积码大数逻辑解码器由2位串/并转换电路，监督码产生电路，校正子计算电路和大数逻辑电路组成。
2位串/并转换"chuanbing12"是从MAX+PLUS2器件库中调用4个D触发器"DFF",2个非门设计成一个二分频电路和一个一输入二输出串/并转换电路并进行元件包装入库而形成，其中时钟CLK由CLK1二分频得到。
监督码产生电路是从MAX+PLUS2器件库中调用一个串入并出移位寄存器74164，一个4级异或门"XOR4"组成。
校正子计算电路是从MAX+PLUS2器件库中调用5个D触发器"DFF"，4个异或门"XOR"设计组成电路。
大数逻辑电路是从MAX+PLUS2器件库中调用4个与非门"NAND3"，1个与非门"NAND4"和1个异或门"XOR"设计组成电路。
3.3 利用CPLD设计（2，1，6）卷积码编解码器
将设计的（2，1，6）卷积码编码器进行元件包装入库为"juan216"，将设计的（2，1，6）卷积码解码器进行元件包装入库为"decode216"，之后将它们连接在一起，可组成的（2，1，6）卷积码编解码器如图5所示。
 图5 （2，1，6）卷积码编解码器 （2，1，6）卷积码编解码器的引脚关系为：引脚DATA表示数据输入，引脚CLK表示输入时钟（其速率是数据速率的二倍），引脚CLRN表示清零端，引脚CD表示（2，1，6）卷积码编码器输出，引脚OUT表示（2，1，6）卷积码解码器输出。
4、实验结果
利用MAX+PLUS2开发工具进行编译和仿真，（2，1，6）卷积码编解码器仿真波形如图5所示。
 图6 （2，1，6）卷积码编解码器仿真波形 其中"DATA"是数据输入端，系统输入的数据比特若为"11010101"，经卷积码编码器后，延时约150ns后"CD"输出的数据比特为"11110010001100100001000101"；再经卷积码解码器，延时约1us后"OUT"恢复输出数据比特为"11010101"。仿真结果表明：编码器输出数据与理论计算完全一致。然后将综合后生成的网表文件通过ByteBlaste下载电缆，以在线配置的方式下载到CPLD器件EPM7128SLC84-15中，从而完成了器件的编程。上电后，在输入端加入待编码信息，用数字存储示波器测试编码器输出，实测结果完全正确，达到了设计要求。
5 结论
本文阐述了卷积码编解码器的工作原理，利用CPLD器件，设计出了（2，1，6）卷积码编解码器。本文作者创新点是利用了EDA技术中的MAX+PLUS2作为开发工具，将设计的电路图综合成网表文件写入其中，制成ASIC芯片，突出优点是可反复编程，集成度非常高，数据速率快，自顶向下设计，查找和修改错误方便，同时先仿真，正确后再下载测试并应用，因而具有较大的灵活性；根据本文提出的设计思路，可方便的设计其它卷积码编解码器，有广阔的应用前景。
[参 考 文 献]
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