基于CPLD的卷积码编解码器的设计
综合后下载到复杂可编程逻辑器件EPM7128SLC84-15中，测试结果表明，达到了预期的设计要求。
数字通信系统进行数据传输时，由于噪声干扰的影响，不可避免地会在接收端产生差错。为了在已知信噪比的情况下达到一定的误码率指标，在合理设计基带信号，选择调制、解调方式，并采用均衡措施的基础上，还应采用差错控制编码等信道编码技术来降低误码率。分组码和卷积码是差错控制编码的两种主要形式，在编码器复杂程度相同的情况下，卷积码的性能优于分组码，因此，在诸如GSM、IS95和CDMA2000等无线通信标准中，都应用了卷积码。
CPLD是复杂可编程逻辑器件的简称，它是20世纪90年代初期出现的高密度可编程逻辑器件，采用E2CMOS工艺制作，一般由三种可编程电路组成，即可编程逻辑宏单元，可编程输入/输出单元和可编程内部连线。它可利用EDA技术中的MAX+PLUS2作为开发工具，将设计的电路图或硬件描述语言编写的程序综合成网表文件写入其中，制成ASIC芯片。CPLD的突出优点是可反复编程，集成度非常高，数据速率快，同时具有较大的灵活性。
1、卷积码编码器
卷积码（又称连环码），是由伊莱亚斯（P.Elis）提出的一种非分组码。它把k比特信息段编成n比特的码组，该码组不仅同当前的k比特信息段有关，而且还同前面的（N-1）个信息段有关联（N为大于1的整数）。通常，把卷积码记作（n,k,N），其中k为输入码元数，n为输出码元数，N为约束长度，表示编码器的存储器级数。卷积编码属于信道编码，主要用来纠正码元的随机差错，它是以牺牲效率来换取可靠性，利用增加监督位，进行检错和纠错。
卷积码编码器是一个由k个输入端、n个输出端，且具有（N-1）节移位寄存器构成的有限状态记忆系统，通常称为时序网络。卷积码的编码方法有三种运算方式：离散卷积法、生成矩阵法和多项式乘积法。此外，卷积码的编码过程还可以用状态图、码树图和网格图来描述。本文设计的编码器原理图如图1所示，它为（2，1，6）卷积码编码器（图中T为移位寄存器）。
 图1 卷积码编码器原理图 由图1可知，该编码器是一个（2，1，6）卷积编码器，即k=1(一个输入端)、n=2（两个输出端）、N=6(5级移位寄存器)。
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