使用 PlanAhead Design 工具提高设计性能

时间：04-28 来源：赛灵思公司点击：

图 2：量度图提供了设计中各种潜在问题区域的热量度显示。当前量度包括 Pblock 和布局后设计级的利用率和时序检查。

... 然后解决性能问题

整个想法是要提供一个综合环境，以分析时序问题并轻松约束该逻辑以避免或纠正该问题。您可以使用来自 TimeAhead 或 TRCE 的时序结果进行布局规划，通过帮助确定哪些逻辑应组合在一起并进行布局规划来进行更好的性能设计。

关键路径通常穿越逻辑层次。PlanAhead 软件支持独立于逻辑层次的物理层次，从而使您可将设计中任意位置的逻辑组合在一起并有效地进行布局规划。

PlanAhead 软件还提供了资源利用估算功能，以帮助确定 Pblock 的尺寸和形状。同样这些统计资料还可报告时钟信息、供应链和 PRM 适应尺寸以及各种其它有用信息。

PlanAhead 设计工具提供了自动布局能力，如基于逻辑层次的自动分区和自动 Pblock 尺寸确定与放置。由于使用单个 Pblock 矩形来包含所需的器件资源通常很困难，因此可以使用多个矩形创建非矩形-线性形状。PlanAhead 软件还允许您在 Pblock 内创建 Pblock，或创建"子"Pblock，以帮助更好地维护设计层次。

器件容量可通过压缩 Pblock 的逻辑进行提高。您可以使用以下两种方法中的一种来实现。一种方法是使用称为 COMPRESSION 的赛灵思 AREA_GROUP 属性。AREA_GROUP 是一种设计实现约束，支持将设计分成用于映射、打包、布局和布线的物理区域。使用 COMPRESSION 属性将导致 ISE Mapper 将无关的逻辑打包成未使用的 CLB 站。使用它时请小心，因为它会对时序产生副作用。

改善性能的最佳策略是压缩非时序关键型逻辑，从而在器件中腾出更多空间用于时序关键型逻辑。第二种选项是使用 PlanAhead 功能对在 Pblock 上独立运行 PAR。您可以持续缩减 Pblock 尺寸，直到 PAR 失败。这将尽可能紧地压缩和打包块内逻辑，以腾出器件空间。

必要时，您甚至可以创建嵌套 Pblock，从而创建一种子/主层次来进一步约束子模块，以获得额外的性能提升。

一个 Virtex-4 布局规划示例

PlanAhead 设计工具可允许您轻松地导入布局和时序结果。通过该信息，您可以查看和排序时序报告中的关键路径，并使用原理图或器件视图对路径进行可视化显示。一旦确定故障路径，您可以高亮显示布局规划中的所有路径实例，以确定原理图视图中的所有路径实例。

图 3：初始 Virtex-4 FPGA 布局规划，高亮显示开始未满足时序的路径

图 4：在对与该路径相关的所有基元进行约束后，您可以对 Pblock 进行优化，以使该路径达到所需的时序要求。

图 3 显示了一个针对 Virtex-4 FX140 器件的设计的布局规划。在显示中，我们高亮显示了一条特定路径上未能满足时序要求的触发器。由于它们在器件中分布太广，设计实现产生了无法接受的长延迟。由于在 Virtex-4 FPGA 中存在大量的时序域，因此这是一种普遍情况。

通过选择这些触发器中的每个触发器，并将它们限制到单个 Pblock 中，您可以调节和优化该 Pblock的尺寸和位置，从而缩短关键路径的延迟，如图 4 所示。必要时，您甚至可以创建嵌套 Pblock，从而创建一种子/主层次来进一步约束子模块，以获得额外的性能提升。根据捕获逻辑的资源需求，您可以将关键逻辑锁定位置，以实现对必要资源的最佳访问。

结论

您可访问 www.xilinx.com/planahead来下载 PlanAhead 软件的免费评估版本。该 30 天评估版使您可完全获得所有 PlanAhead 特性和功能性。该站点还允许您查看产品演示，下载白皮书，或只是了解更多信息。

赛灵思还提供 PlanAhead QuickStart!，可在项目的最关键阶段提供特别的服务支持。通过该服务，赛灵思将派遣一名 QuickStart! 工程师到您的现场进行为期一周的辅助，他将培训和帮助您的团队按时完成项目和如何充分利用您所选择的赛灵思器件。

作者：Mark Goosman 营销产品经理赛灵思公司 @xilinx.com">mark.goosman@xilinx.com

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