可编程系统芯片解决方案的三个关键问题
时间：03-26
来源：今日电子
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终端应用市场对器件的灵活性、可配置性和性能的要求愈来愈高，但同时又要求功耗更低、体积更小及成本更低。如果将模拟、存储器、逻辑和微处理器(MCU)全部集成于单个芯片上，在灵活性和集成性方面的压力日益增加，使到模拟器件、MCU和ASIC供应商纷纷转而为其产品加入可配置能力。
除了要为客户提供更多的功能，这些供应商还希望能降低开发成本。但是，掩模成本的不断攀升将继续限制ASIC产品的开发，并且也会影响MCU和模拟器件供应商扩大产品种类。为产品增加可编程和可配置的能力，能让半导体供应商只需以更少的掩模组合便可为相同的应用领域服务，从而缩短开发周期和降低开发成本。
在现有的四种主流技术(MCU、模拟电路、ASIC和FPGA)中，FPGA的可编程能力可谓占尽优势，但还必须克服一些障碍才能开发成功的方案。FPGA技术的开发需要庞大的软、硬件投资。硬件芯片的要求包括开发高效、灵活和高性能的可编程架构，并需要广泛的软件工具以支持设计开发、验证、评测和编程。
与FPGA IP不同，ASIC库可通过代工方式获得，而市场上有各种各样的MCU内核可供授权使用。这个领域里有几家做得很成功的公司，其中最著名的是ARM。此外，模拟IP也可从多家供应商购得或自行开发。
三个关键因素
要实现可编程系统芯片有三个关键：首先是工艺技术，其次是系统设计构架，最后是工具支持。
工艺技术的优劣是在单个单芯片上集成存储器、模拟和可编程逻辑的一个最大关键，目前一般采用标准CMOS工艺。由于需要高门数来实现大型可编程逻辑芯片，许多FPGA供应商均采用最尖端的CMOS技术。但是，CMOS工艺并不适用于嵌入式Flash和模拟集成，因此可编程系统芯片无法采用标准的CMOS工艺。通常，嵌入式Flash和模拟器件的工艺支持是尖端的CMOS节点背后的多个工艺节点。尖端、高门数器件和以模拟及Flash为基础器件之间的工艺仍存在鸿沟。
许多模拟器件会与外界的传感器或电源接口，外界信号的电压不会都是90nm CMOS工艺技术规定的1.2V电压。优良的可编程系统芯片工艺将会支持模拟器件与这些信号的直接连接。通过支持较高的电压，先进的Flash工艺便可扩大集成模拟IP的动态电压范В佣锤叩男旁氡群透训哪Ｄ庑阅堋Ｎ思醯陀筛咚偈致呒谀Ｄ釯P中加入的噪声，嵌入式Flash工艺必须与模拟和数字部分有效地隔离开来。这个工艺还必须支持高性能RAM和逻辑功能。
以Flash为基础的FPGA必须能处理编程所需的大电压，并且很好地进行隔离，以及对这些电压加以控制。高电压晶体管提供很大的动态电压范围，以及能与模拟IP的高电压信号直接连接。此外，三井技术会提高模拟和数字元件之间的隔离度，有助于减小芯片尺寸。
相对于混合信号AISC的开发或更复杂的多芯片方案而言，可编程系统芯片的一个关键优势是其产品推出市场的时间较短。为了充分发挥这一优势，系统设计必须好好地加以组织，让用户能根据需求在高或低抽象度的水平下进行开发和设计。
可编程系统芯片技术为系统设计人员提供的灵活性可以由类似于OSI通信层的多层设计抽象水平显示出来。
这个层次模型提供了灵活的设计环境，可同时在高和低的抽象水平进行设计。可编程系统芯片堆栈有4个层次。0层类似于物理层，包括硬模拟IP和软及/或硬数字IP。第1层控制与0层及0层中各部件之间的通信，与数据链路层类似。第2层很像OSI的表述层，负责将数据带到一个端点，使到最终系统应用(第3层)可以在其上工作，就像应用层一样。
0层即外设层(物理层)是可配置的功能块，可以采用硬连接结构，如PLL(锁相环)或模拟输入通道，也可以在软门电路上实现，如UART或PC接口。这些外设可以配置，并支持标准接口以便利通信和执行。
第1层主干(链路层)连接和控制外设的存取。这应该采用软门电路结构，可延展至任何规模的外设。主干层是总线和控制逻辑，负责管理外设配置，以确保其运作正常。主干层还借助通用的外设接口和低层次状态机，使外设管理能从系统设计中有效地卸除出来。主干层还能根据外设行为和定义的性能规范，对阈限标识进行置位和清零。可编程系统芯片堆栈的灵活性允许设计人员直接配置外设，并且可按需要越过主干层，如这是所需的控制水平的话。
除了要为客户提供更多的功能，这些供应商还希望能降低开发成本。但是，掩模成本的不断攀升将继续限制ASIC产品的开发，并且也会影响MCU和模拟器件供应商扩大产品种类。为产品增加可编程和可配置的能力，能让半导体供应商只需以更少的掩模组合便可为相同的应用领域服务，从而缩短开发周期和降低开发成本。
在现有的四种主流技术(MCU、模拟电路、ASIC和FPGA)中，FPGA的可编程能力可谓占尽优势，但还必须克服一些障碍才能开发成功的方案。FPGA技术的开发需要庞大的软、硬件投资。硬件芯片的要求包括开发高效、灵活和高性能的可编程架构，并需要广泛的软件工具以支持设计开发、验证、评测和编程。
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| 图1 实现可编程系统芯片(PSC)解决方案的方式 |
与FPGA IP不同，ASIC库可通过代工方式获得，而市场上有各种各样的MCU内核可供授权使用。这个领域里有几家做得很成功的公司，其中最著名的是ARM。此外，模拟IP也可从多家供应商购得或自行开发。
三个关键因素
要实现可编程系统芯片有三个关键：首先是工艺技术，其次是系统设计构架，最后是工具支持。
工艺技术的优劣是在单个单芯片上集成存储器、模拟和可编程逻辑的一个最大关键，目前一般采用标准CMOS工艺。由于需要高门数来实现大型可编程逻辑芯片，许多FPGA供应商均采用最尖端的CMOS技术。但是，CMOS工艺并不适用于嵌入式Flash和模拟集成，因此可编程系统芯片无法采用标准的CMOS工艺。通常，嵌入式Flash和模拟器件的工艺支持是尖端的CMOS节点背后的多个工艺节点。尖端、高门数器件和以模拟及Flash为基础器件之间的工艺仍存在鸿沟。
许多模拟器件会与外界的传感器或电源接口，外界信号的电压不会都是90nm CMOS工艺技术规定的1.2V电压。优良的可编程系统芯片工艺将会支持模拟器件与这些信号的直接连接。通过支持较高的电压，先进的Flash工艺便可扩大集成模拟IP的动态电压范В佣锤叩男旁氡群透训哪Ｄ庑阅堋Ｎ思醯陀筛咚偈致呒谀Ｄ釯P中加入的噪声，嵌入式Flash工艺必须与模拟和数字部分有效地隔离开来。这个工艺还必须支持高性能RAM和逻辑功能。
以Flash为基础的FPGA必须能处理编程所需的大电压，并且很好地进行隔离，以及对这些电压加以控制。高电压晶体管提供很大的动态电压范围，以及能与模拟IP的高电压信号直接连接。此外，三井技术会提高模拟和数字元件之间的隔离度，有助于减小芯片尺寸。
相对于混合信号AISC的开发或更复杂的多芯片方案而言，可编程系统芯片的一个关键优势是其产品推出市场的时间较短。为了充分发挥这一优势，系统设计必须好好地加以组织，让用户能根据需求在高或低抽象度的水平下进行开发和设计。
可编程系统芯片技术为系统设计人员提供的灵活性可以由类似于OSI通信层的多层设计抽象水平显示出来。
这个层次模型提供了灵活的设计环境，可同时在高和低的抽象水平进行设计。可编程系统芯片堆栈有4个层次。0层类似于物理层，包括硬模拟IP和软及/或硬数字IP。第1层控制与0层及0层中各部件之间的通信，与数据链路层类似。第2层很像OSI的表述层，负责将数据带到一个端点，使到最终系统应用(第3层)可以在其上工作，就像应用层一样。
0层即外设层(物理层)是可配置的功能块，可以采用硬连接结构，如PLL(锁相环)或模拟输入通道，也可以在软门电路上实现，如UART或PC接口。这些外设可以配置，并支持标准接口以便利通信和执行。
第1层主干(链路层)连接和控制外设的存取。这应该采用软门电路结构，可延展至任何规模的外设。主干层是总线和控制逻辑，负责管理外设配置，以确保其运作正常。主干层还借助通用的外设接口和低层次状态机，使外设管理能从系统设计中有效地卸除出来。主干层还能根据外设行为和定义的性能规范，对阈限标识进行置位和清零。可编程系统芯片堆栈的灵活性允许设计人员直接配置外设，并且可按需要越过主干层，如这是所需的控制水平的话。
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| 图2 可编程系统芯片(PSC)技术的层次 第2层小型应用附属程序Applet(表述层)是独立的应用建构模块，利用Flash和模拟外设实现FPGA门电路内指定的功能。小型应用附属程序通过与主干通信对激励信号和板级事件做出响应；即通过主干存取和操作外设，对激励信号做出响应或发起其他动作。作为可完全重复使用的IP结构，小型应用附属程序能轻松导入设计环境及从设计环境中导出。这样，设计人员就可迅速在其设计中导入多个小型应用附属程序，从而构建复杂的设计。 第3层系统应用程序(应用层)是较大的用户应用程序，采用了一个或以上小型应用附属程序。由于在最高的抽象水平进行设计，并且由可编程系统芯片技术堆栈予以支持，因此整个FPGA系统设计无须任何HDL(硬件描述语言)代码便可设计出来。该应用程序在FPGA门电路中实现，只要导入和配置多项小型应用附属程序即可生成。 用户还可选配软MCU内核，以实现基于软件和HDL设计方法的组合。系统的划分非常灵活，可让MCU置于小型应用附属程序之上，或在需要时吸收小型应用附属程序或小型应用附属程序与主干。 可编程系统芯片技术堆栈提供了非常灵活的设计环境示例。这种构架使用户可以获得最大的设计灵活性，从最高水平的"选与点"设计(可实现快速的应用开发)到极低层次的设计(能实现最高的设计控制)以及两者之间的水平。 |
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