ST-BUS总线接口模块的Verilog HDL设计

ST-BUS控制模块

ST-BUS控制模块主要完成ST-BUS总线的收发控制与协调，同时也负责与外部接口的数据交换功能，这部分代码因涉密不再列出，这里仅简单介绍一下其功能。

控制模块的功能划分大致分为以下5部分：外部接口时钟产生及管理，控制收发模块与控制模块的数据交换，控制接口模块与其它接口的数据交换，对速率不匹配的数据作缓存(FIFO)，提供对外通信接口供用户设置参数。根据实际应用情况，以上所列的功能可以适当取舍或调整。如果速率匹配，则可以舍弃第4部分；如果参数固化，则可舍弃第5部分。
　　
结语

基于MAX7000S系列CPLD器件分析收发模块的最高工作性能可知，接收模块的位时钟C2最高工作频率可达21.74MHz，而发送模块的位时钟C2最高工作频率则达到32.26MHz，完全符合设计要求。本文所设计的ST-BUS接口模块具有很强的通用性、可扩展性和可移植性，利用MAX7000S系列CPLD器件成功实现了ST-BUS与UART、RS-232、RS-485等接口单元的顺利对接，并已成功应用于某专用集群通信设备的E1接口板，完成了多路不同接口的数据复接通信，运行状况良好。