verilog模块调用结果错误

主模块调用子模块 counter4 count4(clk, reset_counter, enable, heart, c_out);
子模块定义module counter4(clock, reset, enable, D, Q);
          。
     endmodule
从图中可以看到调用时，输入数据正确，输出数据Q也正确，为什么实例化后的c_out无结果，菜鸟求问。