Cadence 16.5 Concept HDL原理图反标后每个元件出现CDS_PART_NAME信息

Cadence 16.5 Concept HDL原理图反标后每个元件出现CDS_PART_NAME信息，整个原理图看着非常凌乱，如图所示。
在原理图打包Export physical完成后，查看prtback.log信息，出现了#CDS_PART_NAME=""语句，不知道是否与反标后元件出现CDS_PART_NAME信息有关。
怎样消除这个信息呢?求大神赐教，谢谢！

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2017-4-1 00:28 上传

prtback.log信息

自己顶一个，希望有大神可以帮帮忙！

这几天研究了下，应该是在层次原理图下的元件打包反标后会出现CDS_PART_NAME属性信息，非层次原理图下的元件没有出现此属性信息，我推测应该是与Packager_XL的设置有关。
Packager_XL会生成反标文件pstback.dat，pstback.dat里有#CDS_PART_NAME="part name"信息，但我不知道怎样设置才能让Packager_XL生成的pstback.dat不包含#CDS_PART_NAME="part name"信息。
请论坛的大神帮帮忙，谢谢了！

只能帮你置顶看看了

感谢斑竹大大！

应该的

我的原理图采用自顶向下的层次原理图结构，每个模块都建立了一个Block，在每个Block下的元件打包反标后才会出现"CDS_PART_NAME"属性信息。
我试着在第一页总的系统框图下（设计名称.sch_1）画了一个元器件，保存，打包反标，并没有出现"CDS_PART_NAME"属性信息，我猜想可能在Cadence 16.5的软件设置中，Packager_XL将原理图打包反标时没有关闭Block下元件的"CDS_PART_NAME"属性信息。
怎么关闭，我也不知道了，现在删除此属性显示的方法是通过creat by expression="CDS_PART_NAME"来创建一个group，然后detele group。缺点是每个Block都要进行此操作，太繁琐。
有没有大神指导一下，从pstback.dat文件中删除#CDS_PART_NAME=“part_name”信息。