我自己整理的DDR3的一些规则

主芯片推荐的过孔为：内径最小8mil  外径16mil  走线最小为5mil1 CLKP与CLKN为一组差分线，差分线传输线阻抗为100欧姆(并且要立体包地处理)
采用T型的拓扑结构，在支点处接50欧姆的上拉电阻
保证分支线最短，至少小于主干线的1/2长度
CLKP与CLKN要严格等长，偏差范围为50mil,  长度不可以超过4000mil
2 DQS(Data Strobe Signal 数据选通信号)，DQSP与DQSN为差分等长线，
严格等长控制在50mil之内，以CLK为参考，允许的走线偏差范围在500mil.
DQS差分阻抗要控制在100欧姆
3 DQ(0:7)走线以DQS0为标准，允许的走线偏差范围在50mil.
   DQ(8:15)走线以DQS1为标准，允许的走线偏差范围在50mil.
   DQ16:23)走线以DQS2为标准，允许的走线偏差范围在50mil.
   DQ(24:31)走线以DQS3为标准，允许的走线偏差范围在50mil.
4 DM0走线以DQS0为标准，允许的走线偏差范围在50mil.
   DM1走线以DQS1为标准，允许的走线偏差范围在50mil.
   DM2走线以DQS2为标准，允许的走线偏差范围在50mil.
5 ADDR(0：14)以CLK为标准，允许的走线偏差范围在100mil.
6 控制信号线BA(0:2).DM,CKE,CSN,WEN,CASN,RASN,ODT以CLK为标准，允许的走线偏            
   差范围在100mil.
阻抗控制50欧姆，单端串联接33R
请问各位大神，是DDR3的阻抗线是否要求制版厂控制阻抗，还有DDR3仿真用的是什么软件?

是有什么不好的地方，大家可以补充一下

总结的很好，大大的赞！

总结的好。学习了。另外DDR阻抗必须控制啊，sigrity可以仿真

不错 ！11

1.为什么是T型拓扑?
2.误差控制50mil太大了，为什么不做到等长或10mil以内，频率很高时你要考虑DDR芯片内部的各线本身就是不等长的，存在一定的误差，所以走线尽量做等长。

可以更严格点，拓扑结构是不确定的，看芯片要求，FLY-BY结构也有。

可以更严格点，拓扑结构是不确定的，看芯片要求，FLY-BY结构也有。

赞一个哦

等长需求跟DDR工作频率有关系，不能一概而论

很好地资料，谢谢分享

x谢谢分享

拓扑结构不是一定要T，也可以FLY-BY。等长误差太大。差分线最好做到4mil（我PN一般都是0误差）。

可以更严格点，拓扑结构是不确定的，看芯片要求，FLY-BY结构也有。