LOGIC 原理图显示错误

元件管脚显示的时候 没有挨着外形，是有哪里设计错误了么?

不好看而已，不影响性能

是不会有影响  就是想做到统一格式 看起来舒服些，，有招么?

要美观就重新编辑下封装就好了

CAE从新修改下就好了

我来给你做一下解释：
1、首先你要明白原理图库中你每次建库时放置的PIN，来自于哪里?看图：

2、打开这个PIN,明确这个PIN的长度(一般是200mil)、端点用处等因素。看图：

3、你的问题出在CAE Decal阶段，填写了比所用管脚更长的参数。看图即可明白：

           填写了与管脚长度一致的距离200mil，正确：
               

         
           填写了比实际管脚长度长的距离300mil，错误：错误：错误：