DDR3 fly-by走线请教

DDR3  很多人推荐使用 fly-by走线，当然控制地址时钟线也要等长：
但是，在Fly-By拓扑中，地址控制组等长是指，总的走线等长，还是指每一段都要等长。比如，CPU  (L1)  M1  (L2) M2 (L3) M3 (L4)M4
是指控制组中的每根走线L1+L2+L3+L4的总长等长（如果是，就是可以无视每一段等长，这种无视程度是否可以任意），还是指控制组中的每根线的每一段L1,L2,L3,L4都要等长呢?
还有数据线是不是可以无视时钟信号线的长度，从而每一组数据组都走出各自的长度来呢?
比如我数据组1,长度500mil,数据组2长度800mil，数据组3长度900mil,数据组4长度1300mil,时钟长度1600mil。各组内等长，误差满足规格。请问这种无视是否可以达到这种完全无视的程度。
谢谢

地址线一般需要分段等长，也就是你说的L1,L2,L3,L4分别等长，地址线不等长是指到达每一片的长度不一样，并不是线之间不等长，每一组数据组都走出各自的长度，但不能相差太大