请教下，DDR2的数据和时钟之间需要等长控制吗？
时间：10-02
整理：3721RD
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理论上数据是同步于DQS的，不需要和clk做等长处理。但是看到有些文章提到dqs和clk之间的长度不要超过400mil
谢谢。
谢谢。
数据参考的是DQS，DQS和时钟之间有等长要求，间接的数据和时钟就有了等长要求，不知道可不可以这么理解。