有一问题点pcb整体设计思路

jimm大师书的第6页有关于高速信号的确定，书上有说道信号的传播时间在pcb设计中由实际布线长度决定，pcb板上每单位英寸的延时为0.167ns，通常高速逻辑器件的信号上升时间为0.2ns，设Tr为信号上升时间，Tpd为信号传播时间；Tr大于等于4Tpd，信号才会落到安全区域。
分析：1英寸=1000mil=25.4mm，然后1英寸的延时为0.167ns，那如果想要信号在安全区域，就必须使Tr大于等于4Tpd，得出来Tpd小于等于0.05ns，也就是7.6mm。
问题：那信号的长度岂不是要小于等于7.6mm，但像DDR之类的走线都是20几mm以上的。还是我理解错了?DDR的线长是这样计算出来的吗?

所以DDR要等长，做好时序控制。

是指信号线之间的长度差，比如（D0~D15），假设原来D0~D15都为低电平，这时改变D0~D15的状态为高电平，如果D0与D1之间的长度差大于某个值，当D0为高电平时，D1还为低电平，如果此时时钟沿到来，数据就会出错。

也就是说信号线长度差在300mils内，是可以符合走线要求。

哦，原来是这个意思啊，谢谢