紧急求助:DDR3的布线长度要求？

我有个DDR3的板子 只有一片DDR3，走的菊花链。时钟线长度1570mil，请问我走数据线范围1550~1590mil，地址控制线范围1920~1970mil,   DDR3能跑到1G吗?我们要求起码跑到800M。请各位大虾赶紧回复，谢谢！

期待中！

没看到PCB，从你的设计规则上看数据线还需缩短至25mil的误差。
推荐：1550-1570

对DDRIII lane组内等长为5mil、不同lane组内等长为100mil、地址、控制、时钟线（菊花链结构）的等长范围为20mil，时钟和数据没有严格的要求，所有差分线的等长范围为2mil。
等长满足3W原则，时钟4W;

请问按您说的改正后，其他线的长度还要调整吗?控制线和地址线较长

地址控制线一组  ，  时钟和数据线一组  ，  此2组线满足同组间等长就可以了，不同组间没有严格要求。能这么理解吗?

谢谢分享

数据尽量短，ddr3对时钟和数据没有长度关系。

地址线，控制线，时钟线及其它的线为一组,此组线满足同组间等长,误差为+/-50mil

那时钟 、地址线、 控制线有什么关系?

我还有个板子一颗DDR3菊花链式，芯片向DDR3出线都是在顶层，接近DDR时会有打孔换层（都是地址线和控制线，数据线没有换层），统计了一下，数据线最长的是1276mil，我等长数据线为1256-1276，CLOCK差分线1455，地址、控制线最长的是2145最短的是1500，还没走等长，我看长度差很多啊，不知道怎么控制误差，请指教。

数据线最长的是1276mil，我等长数据线为1256-1276，CLOCK差分线1455，地址、控制线最长的是2145最短的是1500
按以下数据进行：
数据线1256-1276
时钟差1455
地址、控制线最长：1800-2145

非常感谢！另外，我看到有的网上说CLOCK和地址线控制线等长，对吗?

呵呵，我们也是只一个DDR3，没有走等长。因为最长的走线也没有超过600MIL。

感觉有些线一头细一头粗的，这样不好吧?