请问DDR2差分时钟线走线不按紧耦合的后果？

在进行DDR2时钟线走线时，等长蛇形走线时可牺牲耦合?其他平直必须时刻紧耦合?曾经看过一篇论文说差分线之间的耦合只占20%左右，更多是对地耦合，故差分线走线层需紧靠"地"平面~看过两份走这种DDR2 时钟差分线的设计，别人好像对CK和CK#都不太严格于紧耦合而侧重等长，两块板子都能跑起来（可能运行的频率不太高吧），当然可靠性就很难考究了，所以有时自己为了容易走线很多时候也心存侥幸。希望大家提出一些权衡的办法，就是差分线不等距的最大限度是多少?

不耦合的地方 阻抗不连续，要保证差分阻抗不要偏离太大。
就像当小偷一样， 不被人抓住就没问题。
一旦速率高了，百分百出问题。