PADS LOGIC中怎么ERC检查原理图的错误？

各位：最近小弟在学习PADS LOGIC，做完一个原理图，想检查下，怎么没有发现ERC这个功能呢?是软件本身没有还是在哪里设置?如果没有的话，那用LOGIC画完原理图怎么知道有没有错误呢?

怎么没人回复呢?自己顶起！

http://www.eda365.com/viewthread ... hlight=pads%2Blogic

个人觉得真正的检查还得靠自己，大部分的错误DRC检查不出来