去耦电容的PCB设计

在印制电路板上，连接去耦电容到电源轨道的走线电感要比电容上的寄生电感大很多。一般来说走线电感为10nH/in.。所以当被安装到这种高电感的安装结构中，一个低电感电容的高频去耦性能会显着的降低。普通的表贴电容的ESL基本都是nH级的，而走线、焊盘设计所带来的寄生电感的增加要比电容自身的ESL 明显得多。在现在的高频去耦应用中，最小化环路电感也是至关重要的。一种最小化环路电感的方式是减少环路区域的大小。对布局来说，将电源轨道走得越近越好，甚至是将电源轨道走在IC之下，这样就可以减少环路区域的面积。尽管如此，对高频去耦来说，其性能还是会受限于走线和电源轨道的电感。通过使用过孔在盘垫中的方式，环路电感还可以进一步的降低。
　　在最好的盘垫设计面，主导电感的是过孔和电容的高度。过孔就像是一个天然的电感线圈一样。过孔的电感值正比于其长度和直径。通过一个过孔（8mil）穿过60mil的电路板连接一个去耦电容能够增加1nH的电感。还有，电流传送时它的垂直距离会加大环路的大小从而加大电感量。最优的盘垫设计和最小化电容顶部到电源和地层的距离，这样和去耦电容的电感被减小就是理所应当的了。