自适应时钟技术在芯片设计与验证中的应用（一）

　0 引言

　　随着半导体工艺的迅速发展，嵌入式处理器和DSP的设计越来越复杂，其开发调试工作也日趋重要，因此处理器平台提供强大的调试系统已成为设计中必不可少的一部分。

　　嵌入式处理器调试系统使用硬件仿真器将调试软件与目标芯片接连起来。仿真器与PC机之间通过标准的计算机通信接口(以太网、USB、串口等)进行通信；仿真器与目标芯片之间通过符合IEEEll49．1标准的JTAG(Joint Test Action Group)信号进行数据传输。随着处理器和仿真器主频的不断提升，传统的JTAG接口设计以其缺乏对JTAG信号传输进行必要的时序匹配，而无法确保仿真器和目标芯片对JTAG信号进行稳定可靠的接收，因此不能满足高性能嵌入式系统的要求。

　　在此，提出一种双向同步自适应时钟技术，在仿真器与目标处理器之间稳定可靠地实现了跨时钟域JTAG信号的双向时序匹配，并在此基础上设计了一种TCK时钟信号产生算法，从而解决了调试系统软／硬件协同验证中JTAG信号交互时的时序匹配问题。

　　1 自适应时钟技术

　　1．1 基本概念

　　自适应时钟(Adaptive Clocking)是一种信号同步技术，其基本原理来源于异步电路设计中的自动调时(SelfTimed)技术，即采用类似应答机制来实现两个不同时钟域系统间信号的可靠传输，如图l所示。

　　图l中的发送与接收系统均工作在各自独立的时钟域下，并对异步输入信号进行采样同步。发送系统(Transmit System)以时钟clk_t为基准，向接收系统(Receive System)发送数据data_t。接收系统将信号clk_t采样同步后产生clk_r，并作为应答信号反馈给发送系统，发送系统接收到clk_r信号，就认为接收系统已经完成了数据接收或处理，可以继续发送新的时钟和数据。此外，如果接收系统也需要向发送系统传送数据data_r，则以clk_r为基准，便于发送系统采用同样的机制接收。

　　自适应时钟机制通常采用多级同步器实现，一般由几个D触发器构成，如图2所示。同步器将时钟信号TCK同步到内核时钟域。同步器的级数Ns通常与具体的器件相关，一般取值为3或者4。TCK_RET来自最后一级D触发器的输出，作为TCK的“应答”信号，反馈给调试系统。

　　TCK信号频率的理论最大值可以根据内核时钟频率和Ns的值，由下式简单计算得到：

　　自适应时钟协议是一种通过目标系统来控制TCK速率的机制，这种机制的优点在于它能够把所有的信号传输延迟(包括JTAG电缆引入的延时)都考虑在内，从而避免了由于传输延迟带来的接收数据损坏，有效提高系统性能。

　　自适应时钟的另一个优点是可以使仿真器工作在最优的TCK时钟频率下。如果仿真器支持可变的TCK频率，但没有使用自适应时钟技术，用户就必须通过实验来设置TCK的最高工作频率和稳定工作频率。

　　自适应时钟的第三个优点是如果芯片内核时钟也是可变的，那么TCK_RET信号也会在工作时随之变化，从而保证传输数据能够随时被仿真器正确同步并采样。

　　1．2 研究背景

　　目前自适应时钟技术主要用于嵌入式处理器芯片的在线仿真器(In-Circuit Emulator，ICE)，简称仿真器。仿真器可以为开发人员提供嵌入式处理器的实时调试和性能微调功能，该系统通过符合IEEE1149．1标准的 JTAG接口与芯片内部逻辑进行数据交换。

　　ARM公司最先在其嵌入式处理器的仿真器EmbeddedICE-RT中采用了自适应时钟技术。最近，TI公司也在其0MAP系列嵌入式处理器的仿真器 Blackhawk JTAG Emulator中采用了自适应时钟技术。它们的自适应时钟都基于触发器-反相器法，如图2所示。在采样TCK_RET信号时，使用一个双边沿D触发器 (D-type Flip-Flop，DFF)，这样可以避免最终产生的TCK时频率被降低一半。

　　触发器-反向器法自适应时钟技术仅对TCK信号进行同步，并没有对TCK_RET信号同步，因此TCK信号容易产生不定态输出，从而导致整个系统失效。此外，TCK信号的产生模式没法由仿真器控制，因而灵活性差，适用范围窄，并且在没有JTAG信号传输时TCK信号无法关断，这不仅增加了系统功耗，而且也增加了板级JTAG信号间的干扰。