DDR3设计疑难汇总

DDR3差分时钟信号之间的并容，在不同的条件下看到有2.2pF，5pF等值，大家可以讨论下这个容值是基于什么来考虑的，如何确定这个电容值，什么情况下需要这个电容?

总结一下：AMD芯片，DQS信号线可以比CLK短1080mil左右。DQS可以比CLK长2160mil左右。Intel芯片，控制/命令信号与时钟信号长度控制在250mil左右。CLK信号一定要比DQS信号线短，或者长一点点（250mil）以内。
疑问：地址信号与时钟之间的时序关系呢?怎么没有定义

总结一下：AMD芯片，DQS信号线可以比CLK短1080mil左右。DQS可以比CLK长2160mil左右。Intel芯片，控制/命令信号与时钟信号长度控制在250mil左右。CLK信号一定要比DQS信号线短，或者长一点点（250mil）以内。
疑问：地址信号与时钟之间的时序关系呢?怎么没有定义

地址信号包含在命令信号里面的哈！

是的，内层信号由于上下介质有可能不一样，所以也是会有传输速率差别的，但一般这种差别比较小远没有微带线的大，所以常常会被忽略。

Vref主要是给门限和时序判断提供一个参考，理论上来讲讲VrefCA和VrefDQ分开会比较好，因为Vref要求波动非常小，很容易受到干扰，分开后这样信号的参考有更好的信噪比，在逻辑或者时序判断的时候更准确。如果设计比较好的话合在一起也是不会出什么问题的，毕竟它的电流比较小，就近分压的话就没有压降的问题，但还是需要注意不要受噪声干扰。

clock信号一般要求端接电容，但address，cmd和control信号又没有电容，这个电容对时序是有影响的，电容会影响上升沿时间，由于上升沿变缓，时钟的飞行时间变长，需要延长数据走线，触发器触发满足时钟建立时间和数据保持时间！

由于你的超标频率正好是你的clock频率，问问clock是如何端接的?

比如，clock的上升时间是否比预期的缓?高频能量去哪了?很可能是layout导致的辐射。一个异常的波形肯定会造成EMC问题，一个漂亮的波形同样会造成。