关于DDR3读写平衡的讨论

大家都知道DDR3由于有了读写平衡功能，数据信号组与组之间就不必绕等长了，因为它可以调整DQS与CLK之间的偏差，但地址信号的不同颗粒之间的长度也不一致，是否读写平衡也可以调整它们之间的偏差呢?
主要问题有下面2个：
1、读写平衡是否同样会调整地址信号之间的skew?
2、DDR3是否要求到达每个颗粒的控制、命令信号时间需要一致?

平衡

同问帮顶~~

write leveling：对齐DQS和CLK；read leveling ：对齐DQ和DQS；ca信号达到颗粒的时间由于采用flyby，所以不同时到达。