DDR CLK&DQS等长

DDR3设计，4个颗粒。由于此芯片不支持读写平衡，设计必须采用T拓扑设计，FPGA芯片手册居然要求DQS和CLK完全等长。疯了，这8组数据线得完全绕等长
太坑了

从原理上完全没有必要的，想不通

FPAG 一般不会有这样不支持读写平衡的把，早期的会有，但绝对不可能是DDR3，还要求走T点，如果是FPGA那可以用软件调延时呀

顺便问一下小编，那家的FPGA，型号，谢谢

Arria V

closely match不等于等长哦，只是说要符合某种等长关系，当然，最好查一下芯片手册计算下时序，如果要做成等长的话也是比较操蛋的设计指导，不负责任！

好呀！

怎么感觉在做DDR2 =0 =