按信号速率的四分之一周期来控制延时正确么

我们做并行走线等长时总是习惯以信号速率的四分之一（严格一点又说八分之一）来判断信号可以允许的时延，想了解一下这个理论是否放之四海而皆准?或者对于什么信号这个理论是成立的?
我理解着是数字信号适用，比如local bus，flash。
但是，咱们经常遇到的，比如DDR，即使ddr800我们都会做到+-25mil以内，也就4ps。
还有125M的RGMII，一般我们也控制在+-25mil
再比如SDRAM 133M频率，我们做的等长也比较严格（虽然这个绕等长备受质疑，说是共同时钟信号只关注总长不要超过一个时钟周期）
回到最初提的问题，我提出的这几种信号都远远严格于这个理论。除了数字信号之外，模拟信号，射频信号呢?

那我们经常在设计过程中有客户会询问，我这个信号要跑到100M、400M，如何确定等长范围呢?没有个比较通用的计算方式吗?

刚刚看到，帮顶，寻高手！

信号速率在时钟中的贡献只是提供一个Tcycle，怎么做等长是要关注Tco，Thold,Tsetup然后去推出一个Tdelay，这些东西是跟器件有关。
那四分之一八分之一去卡可能是符合的，但是是没道理的。

这么一说我理解就是这只是个经验值，或者是一个巧合。不知道这样的经验说这个结论适用与什么样的信号?

信号速率要跑的高，也就是Tcycle变小了，相应的器件的Tco，Thold，Tsetup需要做小。硬要说有道理的话，八分之一也就是这样来的。具体的还是需要看具体情况。
像DDR3的读写平衡就是以八分之一个周期为一格，可以前后移动三十二格，也就是四个周期。在芯片上给你做这个时序（DQS和CLK）的补偿，你等长控制在八分之一个周期以内，总会有一个适合的格子给你呆。
但是一个SDRAM信号，一个完全的共同时钟系统，你跑80和跑133的时候，就不能这样去卡了，你跑80可能整个时序裕量有一两万mil，但是跑133可能就只有几百mil了。

看芯片datasheet，时序要求，算。