时钟线最长为2000um的一款ADC，要分析SI，求助
2000um相当于2mm,很短的信号了，确定是这么短吗?另外时钟频率是4GHz，确定吗?这个是射频信号吧，如果按照你的说法，2mm的信号线速率再高也不会有太大影响吧，所以没有太多可以研究的东西
谢谢。
上面我可能是说得不够详细。因为我们是芯片片内的导线，所以长的时钟线也就是2000um（2mm）,时钟频率是4GHz,时钟的上升沿是45ps。把导线类似作微带计算速度，衬底的介电常数为12.9,信号传播速度v近似计算等于c/sqrt(12.9)约为0.835*10E8 m/s，TD=2mm/v约为23.95ps,而TR=45，TR≤6TD，所以会出现信号完整性问题，这是我的分析。为什么说2mm的线速率再高也不会有太大影响? 因为很少有看到研究芯片片上互连线的信号完整性方面的论文，我也有些好奇这条路能否走通或者有意义。 谢谢！
还是有个疑问AD上有4GHz这么高的时钟频率吗?另外关于你提到的单纯研究芯片上的互联线确实没有太大的意思，芯片内部的走线基本都不长，通常都是搭配到整个系统里面去考虑，在系统里面它可能就是发送或接收端，作为发送一般我们都不care它仿真出来的波形，因为反射的原因发送端的波形很差不具有参考价值，你可以综合芯片研究这个芯片（驱动）经过多长的走线会导致严重的问题之类的，从而知道后续的PCB设计，这个是目前芯片公司在做的，单纯从芯片本身的考虑还是不够的，或者也可以考虑研究怎么保证芯片内部本身的线路阻抗问题。
确实有4GHz，我们做的是超高速的AD，用HBT而不是CMOS，所以速度高。我是微电子专业的，看信号完整性方面的东西，有很多不懂得方面。您说的，“研究怎么保证芯片内部本身的线路阻抗问题”，我不太理解，这个内容和意义是什么? 谢谢！
我只是举例而已，你要关注信号完整性，从芯片本身其实没有太多的东西，主要是要考虑你的芯片使用环境，还有芯片本身的设计也是个难点，如阻抗，等长等，这也是为什么大芯片公司做得好的原因；芯片的空间有限，所以它的线路阻抗相对来说是比较难控的，你要研究SI，就可以研究芯片线路阻抗变化对外部系统的影响，仅举例而已，供参考。