“电源加磁珠”，想说爱你不容易（下）-PCB设计十大误区
承前：讨论滤波电容的位置与PDN阻抗的关系，提出“全局电容”与“局部电容”的概念。能看到当电容呈现“全局特性”的时候，电容的位置其实没有想象中那么重要。
本节：多层板设计的时候，电容倾向于呈现“全局特性”，“电源加磁珠”的设计方法，会影响电容在全局范围内起作用。同时电源种类太多，还会带来其他设计问题。
通过上一篇文章，我们知道电容在不同的使用条件，会呈现“全局特性”与“局部特性”。
避免研究公式的繁琐，我们来看看实际仿真结果。为了便于研究，设计了一个仿真案例，如图1所示：Case1是电容放在芯片管脚附近，Case1b是电容远离芯片管脚放置。这时候Case1b比Case1多出一对电源地过孔，为了同等条件下只比较电容的位置影响，我们增加Case1a案例，在和Case1b电容Fan out同样的位置上增加一对电源地过孔。
图1
图1的4、5两层为电源地耦合的平面。先来看看电源地距离为3mil时的情况：当电源地紧耦合时，a和b两个Case的PDN曲线基本重合，说明电容的谐振频率没有变化。也就是说，电容位置好像几乎没有任何影响，反而是Case1的谐振频率偏向于低频，说明Case1的安装电感反而更大一些。这个容易理解，主要是多出来的一对电源地过孔导致的。
电源地距离在10mil以内时，以上结论都类似。但是当电源地距离在20mil甚至50mil时，情况稍有变化。如图3所示，电源地距离变大时，a和b两个Case的PDN曲线开始偏离，Case1b的谐振频率向低频偏移，说明电容远离芯片管脚的时候，电容的安装电感明显变大。
图3
所以，我们可以得出简单的结论：
典型的8层以上单板，或者6层板采用3个电源地平面，电源地相对紧耦合的设计，这时候板上的滤波电容呈现“全局特性”，也就是说电容的位置不是很“重要”，电容在全局起作用。双面板四层板，以及6层板电源地距离比较远，相对松耦合的时候，板上的滤波电容倾向于“局部特性”，电容的位置比较重要，最好能靠近芯片管脚放置。
当电源供电网络不使用电源地平面来设计的时候，电容更倾向于“局部特性”。如PLL电源的电容，如DDR3设计中Vref电源的电容，都希望严格把相应的电容靠近芯片的管脚，甚至最好能做到设计时指定电源必须从滤波电容进入芯片管脚。
同样的，对于常规数字电源，如3.3V，2.5V等IO电源，如果我们对每一个芯片都使用磁珠隔离之后单独供电，那么电容就失去了“全局”作用。最直接的一个负面作用就是导致设计需要增加更多的滤波电容。或者某个芯片的电容数量与种类不够，导致电源轨道噪声变大。
就算是电容的数量不是问题，电源噪声可控，“滥用”磁珠还会造成其他设计问题。图4中的方案三是现在非常流行的12层板层叠设计。大家选择这样的层叠最主要的原因就是电源的分割太破碎，这样的电源层如果作为参考平面的话，会比较难避免“跨分割”问题（单面跨电源分割问题，我们会另外有专题讨论）。方案三的层叠避免了电源分割多的问题，却带来更加恶劣的层间串扰等其他问题。
电源种类多是设计的现状，“滥用”磁珠会“雪上加霜”的让电源种类更多。加大电源地平面设计的难度。而增加的磁珠，其实并没有给电源噪声带来好处。
图4
总结：常规的数字电源，在采用多层板设计，电源地平面紧耦合的情况下，不建议“滥用”磁珠，保持电容的“全局”特性起作用。
需要使用磁珠的场合大致分为两种
1、“特别”保护自己，如PLL电源等
2、“关爱”他人，自身的干扰性比较强，避免EMI问题，如强驱动的时钟芯片等
每次一个话题结束的时候，总觉得没什么问题可以问，因为觉得都讲清楚了。不过每次编辑都会强调“你的问题”呢?那就找一个问题，作为下一个话题的铺垫吧：
问题来了！
我们怎么减小上一篇文章中提到的L above?回复有奖。回复“奖品”查看问答奖品。
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电源, 磁珠, PCB设计
顶起 ，学习
尽量减小电容引脚与电源地平面之间的走线长度，条件允许的情况下，可将过孔打在电容的焊盘上。
PCB截图的阴影太暗了，看不清。
没看清三种情况到底是怎么不同。
你好，这边帮你看看
这个在文章中有解释。三张图片中的红色走线均为表层走线也就是BGA芯片的fanout走线，蓝色走线均为底层走线，也就是底贴电容的fanout走线。
case1与case1a中，电容都放置在对应pin脚下方，pin脚在垂直方向重叠在一起，fanout走线也在垂直方向重叠在一起。只不过case1a在远处加上了一对过孔，一个为电源孔一个为地孔，都是空接。
case1b中将电容移开了。
想要对比的就是电容放置得近与远的区别。
感谢小编的详细回复
@jungle1120请细看
我认为加磁珠主要是真对电源线上的高频噪声的，这些高频噪声使用电容一般需要的数量很大，而且去藕半径的问题，很难去实现！您说的这个是不是有些片面与牵强！个人之见，不一定正确，还请指教！谢谢