SAR ADC，什么条件下用全差分结构，什么条件下用伪差分结构？

准备要做一个低性能ADC，不过具体指标还没有下来，应该是用SAR或者integrating，目前在看博士论文。因为性能不高，想把电容或电阻阵列省掉一半，用伪差分，但又怕最后性能达不到。不知道性能低到什么程度，用伪差分就足够了?舍弃全差分之后，受共模的干扰也会比较大，如何定量地评估?
我就是想评估这一半的面积能不能省下来。请问大家有没有什么经验之谈或者计算方法?如果有reference就更好了！
先谢谢大家！

你是卖淘宝的还是designer....语句不顺，还有错别字

对不起，发帖发得比较急平时表达能力也确实不是很好，浪费您时间进来看帖了。我已经重新编辑过了，这样应该描述清楚一些了吧?

呵呵，现在好多了，一开始进来看得蛋疼....
运放知道有pseudo-differential，但ADC没听说过还有pseudo-differential的，你应该指的就是single-ended的结构。
对于SAR这种结构，一般来说如果输入动态范围够大，又是8-bit以下精度，用single-ended不会有什么问题（前提是你的refference要足够稳定）。不少量产的芯片里面的SAR都是单端的。fully-differential的优点无非是CMRR好，能消除charge-injection/clock-feedthrough，理论上even-order nonlinearity可以消除，但功耗和面积大。低精度的SAR还真没必要用fully-differential。

LS说的差不多，8bit以下的single-end的基本没大问题，10bit以上的就要diff了，
single-end的缺点就是clock-feedthrough，reference voltage error，comparator offset，
低精度SAR的linearty和snr影响不大，不过会有gain error和offset

多谢4#5#的回答！

为什么10bit以上就要用diff了啊?精度提高会带来哪些麻烦啊?现在的话业界一般怎么处理?刚开始做SAR的小白求问

SAR ADC，什么条件下用全差分结构