关于电容翻转型采样保持电路的问题

1、reset运放输出至0V，这样保证大信号建立时间<VFS/2/SR；reset反馈电容，运放寄生电容，避免“记忆效应”。
2、你再找找，可以通过论文引用一层层检索找到出处。下面是我的分析
猜测同样是为了保证大信号建立时间，不过是共模的大信号建立。对于电容翻转型，若输入输出共模电平不同，从采样结束到保持/放大相完成，运放要给反馈电容注入额外电荷。这里的额外注入应该是共模的信号建立，大信号建立时间<(VOCM-VICM)/SR2，SR2为共模反馈环路的摆率。

以前做pipelineAD的时候都没想过问题二

输入共模电压范围需要多少才满足需求呢?
共模只是人为定义的量，单纯考虑输入共模电压范围没有意义，应该看应用时运放单端输入的变化范围，这个可能就是所谓的输入共模电压范围。

对于电容翻转型，输入共模等于输出共模，运放输入电压在CM附近几乎不变化，没有所谓的输入共模电压范围要求。其它类型的分析起来比较复杂。

很多ADC产品会带共模调节功能，差分输入共模范围很广，但这个和你提的问题无关。

谢谢解答！

再请教个问题哈，就是SR总是上不去。运放结构是单级gain-boosted，CL=7p,Iss=8mA,测试SR只有600多V/us，跟计算值差了将近一倍，这是什么原因导致的呢?

计算值和测试值差的不多，误差可能出在以下地方
计算误差: C应该包括CL和运放本身的输出寄生电容；
I，看一下实际的平均电流，可能略小于Iss;
再就是辅助运放SR.
测量的误差，要看斜率平坦的那一段的斜率。

计算值应该有1100多，测试值只有600多。辅助运放的SR比主运放好，不加辅助运放测试结果更差