如何降低LOD效应？

LOD效应是什么意思?

LOD效应主要是在Diffusion的边界上影响较大。
若是两个等比例的MOS做match (diff-pair)，可以采用不共OD Layout，这样它们的LOD Effect是一致的。
若是不等比例MOS Match(Current Mirror, etc)，可以在两边摆些Dummy,使LOD的影响减小。
当然，最浪费面积的画法就是unit cell，这样LOD Effect一致，又可以达到Matching的效果

我们刚开始版图中也想考虑lod，后来我想了下感觉一般的电路匹配中并不需要考虑吧，除非要求高度匹配的版图，那时画的时候就只能是单个cell，浪费电面积无所谓。

length of diffusion effect

学习了

使用dummy吧

LOD Effect——Length Of Diffusion Effect
http://mydawn.info/2011-08-24/lod-effect/
对于相同大小栅极，因其所在扩散区的相对位置及尺寸大小不同而有不同电学效应，这是由于浅槽沟道隔离（Shallow Trench Isolation,STI）有不同的应力效应，所以又称STI应力效应。 0.25以下工艺大多数采用STI隔离技术，STI会产生许多隔离岛，也产生了不定型或不均匀双轴压应力。处在有源区的应力状态是不均匀的，它与整个有源区的面积有关。 STI主要影响器件的饱和电流（Idsat）和阈值电压（Vth）。 STI延展效应可以通过以下两个参数来描述：SA,SB。这两个参数分别表示栅到有源区两边缘的距离。 MOSFET特性参数如Vth、Idsat， 会因为以下函数变化：
Stress=1/(SA+L/2)+1/(SB+L/2)
其中L指栅长，由此可见，只有当SA、SB均变大时，应力才会变小。以下是STI应力图示，应力大小是有源区大小、MOS管在有源区的位置和MOS管尺寸综合决定的：


上图表明，增加器件到有源区边缘的距离可以减小STI盈利效应，这样就需要为需要保护的器件添加dummy，而且这些dummy必须与被保护器件共享有源区，否则无效。
另外，由于双轴应力增加了空穴的迁移率，减小了电子的迁移率，故随着栅源电压的减小，PMOS的源漏电流增加，而NMOS的漏源电流减小，且SA 、SB越小，效应越明显。而对于非常小的栅源电压，NMOS的漏源电流会突然增加，特别是SA、SB小的时候，这是阈值变化的结果，该变化由应力增强/抑制有源区产生。
参 考：Implications of Proximity Effects

必须支持下！

写得挺好，谢谢。善总结者，必有所成。

学习了

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请教下小编，您在做什么电路的时候考虑到LOD和WPE效应啊?
以前在做high speed sampler的时候关注过，在版图上使用简单的版图匹配，比如共中心布局，在对比后仿和前仿结果上，发现这个效应其实对电路性能影响不大。

当然是在深亚微米工艺,LOD效应明显的情况下,匹配要求较高的时候需要考虑呀

我算是明白了，今天开会讨论lod我都是濛的

学习了

解释的很精到

very good.

又涨姿势了……学习了！

这位仁兄和我想得一模一样，但比我表达得清楚。多说一句，LOD是STI工艺特有的，Locos没有的

可以抽posim參數看是否LOD效應也有match

学习了，谢谢！

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thank you！

逛一下

maskyixai

非常感谢！学习了！

Thanks for your summary！

xuexile