ESD问题——IO电位比电源电位高时ESD的设计

求助：芯片VCC为3.3V，其中一个IO的输出信号为4.5V到2.1V的近似方波。
这种情况下，按一般ESD结构，该IO处有一个二极管形式的PMOS到VCC，一个二极管形式的NMOS到GND。
问题是：PMOS的G,S,B都接在VCC上，为3.3V，D接在IO上，为5V到2.1V，这种情况下，PMOS不能可靠关断，会产生漏电流。
请问，这种情况下的ESD应该怎么设计?谢谢。

Marcel J. M. Pelgrom and E. Carel Dijkmans, "A 3/5 V Compatible I/O Buffer", IEEE JSSC, VOL. 30, NO. 7, 1995

提示下：用两个二极管~

floating nwell, nwell电位通过一个电压选择器由io和vccio的最高者提供。

只对GND做ESD设计

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5楼正解。