Cadence virtuoso 中如何在Nwell上标pin

Cadence virtuoso 中如何在Nwell上标pin ?
在LAYER 表里面好像没看到NWELL的PIN LAYER.
就是NWELL上要标一个PIN, 因为电路中NWELL是连接到一个NET上的, NWELL上没有PIN LVS就说着不到这个PORT(CALIBRE报的).

要打上metal1和Nwell的接触孔，pin打在metal1上.

这种方法我知道,但是这个是standard cell, ARM 65GP standard cell 的NW, PSUB pin 都是直接打的,不果它多了两个LAYER, 分别用于打PIN, 现在我是要把这个CELL 移植到65LP PROCESS, 在65LP 的PDK的TECHFILE 里面没看到65GP里面那两个用于打NW 和PSUB的PIN的LAYER.
不知道是否可以自己增加LAYER?

学习了

路过，不六一

有用的信息。

我也只见过这种的方法坐等结果

这时多老的帖子 又被挖出来了

挖坟了哈哈~ ARM的做法感觉不是很正规，就是为了LVS pass而这样做，其实这种std cell是TAP-less类型的，也就是cell里没有well tap，well的连接需要放置专门的tap cell来解决，cell里不画tap看起来mos 的W比带tap的可以增大一点，相应的mos驱动能力就大一点。

thanks！