开关电容的“开关”

今天和大家分享对于开关电容中“开关”的一些理解。开关电容电路有很多的应用场景，比如A/D、D/A、滤波器等。

开关在CMOS工艺中是最容易实现的一个，简单的MOSFET就能实现ON和OFF的功能。一个小小的开关，还是有比较多的考虑因素的。

图1

实现形式上，简单分为单管和多管。单管开关在集成电路中随处可见：trim调节，使能开关，电源中Power Switch等；多管开关，主要是Double Switch的“传输门”及自举（bootstrap）开关。

理想开关具有图2所示的特征，Close电阻为零，Open电阻为无穷大，开关过程也是理想的。

图2

实际上，用MOS器件实现的开关的导通电阻和关断电阻都不是理想的。工作在线性区的nMOS器件的导通电阻可以表示图3所示，通常选定工艺后，貌似我们能做的很简单，选择合适的器件类型，确定W和L，so easy~

Close状态的开关等效为电阻(注意，实际使用时，电阻的阻值是随端电压变化而变化的)，通过开关对电容充放电的过程就可以看做一阶系统，其建立过程为典型的指数响应。时间常数τ=RC，建立过程中误差为4.6τ（1%）和6.9τ（0.1%），可见，开关的阻值会影响到电路工作的速度。

单管开关在Open的过程中，沟道电荷会通过源漏端进行电荷转移的再分配过程，也就是电荷注入（Charge Injection）效应。

图4

图4为研究沟道电荷注入的模型，其中NMOS源端电容为Cin,漏端为Cs，信号源为Norton形式，VG关闭时间为δt，结果中纵坐标为转移到Cs的电荷占沟道总电荷的比例，横坐标为B（开关速度越快，B值越小），可以看到对于较快的开关速度，电荷注入到Cin和Cs的比率都是0.5。

那么如何减小单管开关的电荷注入对采样电容的影响那?通常使用双管的“传输门”开关，利用NMOS和PMOS沟道的不同的载流子类型抵消电荷注入的影响；或进一步增加dummy开关进一步抵消其影响如图4所示。

图5

另一个是时钟馈通（Clock Feedthrough），其电路描述如图6所示。其中开关本身的交叠电容Cov和可能的线间寄生Cpara。开关控制信号VG，通过Cov和Cs的分压关系对Vout节点产生影响，影响取决于比例Cov/(Cs+Cov)和时钟电平CK乘积。与Vout存在较大寄生的信号线， 也会通过Cpara对影响Vout。特别是采样电容Cs较小的高精度电路中，小至fF量级的电容可能对Vout有较大的影响

减小时钟馈通的方法，减小开关尺寸（选择接近特征尺寸的W、L,牺牲导通电阻），减小交叠电容；注意Vout关键信号线和其他变化信号线的版图间距，控制线间寄生，关键处可以使用屏蔽保护。

还要注意小尺寸开关的版图，减小poly和源漏的线间寄生。

图6

随着工艺的演进，电源电压在下降，为避免出现开关的死区现象，结合电荷泵的升压特点，出现的自举开关（bootstrap switch），目的是通过提高开关栅级电压同时又避免击穿开关栅级。其基本原理如图7所示。

在时钟周期的ΦOFF状态，红色开关Close，CB被充电至VDD，主开关Ms处于OFF状态。

在时钟周期的ΦON状态，蓝色开关Close，CB跨接在主开关Ms的栅源两端，主开关Ms处于ON状态。开关Soff需要使用更高耐压的器件。

Ms栅级寄生电容为Cp，可以计算出栅级电压为（Vin+VDD）*Cp/（Cp+CB）。自举开关的导通电阻和输入电压值无关，相对恒定。

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Hi,
考虑栅极寄生电容Cp后，bootstrapped switch 的栅极电压应该为（Vin+VDD）*CB/（Cp+CB)吧?
这样当Cp->0时，Ms的栅极电压->Vin+VDD

正确。推导下来就是你的结果。

不好意思这几天没登陆bbs，首先谢谢你指正错误，的确是(Vin+Vdd)*Cb/(Cb+Cp)。利用电荷守恒就可以推到出来，再次感谢。

Hi,
还想请教下，关于Ron和Qch引起的开关非线性，虽然使用bootstrapping可以固定Vgs，但Vth由于body effect的影响还是会使Ron和Qch依赖于Vin，有什么办法处理吗?

多谢小编了

按道理说开关本身的导通电阻不可能完全恒定，如果想进一步消除体效应的影响，工艺允许的情况下可以使用dnw nmos，或者使用pmos都local tie的接法。bootstrap开关好像是可以分析非线性的失真度。

嗯，多谢，通过bootstrap开关建立的较大Vgs=VDD可以降低Ron的值，如果1/(2*pi*Ron*Cs)相对于fclk足够大的话，应该就可以
忽略Ron由于body effect带来的非线性失真影响；如果Ron的值还不够小的话，要不可以增大W/L，但这就存在与Qch的trade-off。
如果想彻底消除body effect，对NMOS管开关可以采用DNW，但会带来额外的制造成本；换PMOS管的话，可以很容易采用NW，但PMOS管的up<un，会增大Ron的值，可以增大W/L，但又会遇到与Qch的trade-off。
还想请教下Ron具体是如何影响到T/H switch的线性度的?
只了解到Ron会引起T/H switch的HD3(~Ron*Cs)失真