如何设计频率合成器和锁相环芯片
深感自己在其中摸索前进的艰辛，尽自己的微薄之力为大家服务。
大家在锁相环设计中遇到什么问题，或者不懂的概念，可以回帖，我会尽力不定期回复的。
如我的理解有问题，也欢迎在论坛中潜水的大牛们指正
这个要顶，先谢过LZ...
小编正好我有问题，通用的PLL，预分频和环路分频都可配置的锁相环怎么保证稳定性呢，我们一般的锁相器都是输出固定频率的
小编好人啊，好好努力吧
http://bbs.eetop.cn/thread-365628-1-2.html，小编遇到过没?
好人一枚
顶顶顶！
小编正好我有问题，通用的PLL，预分频和环路分频都可配置的锁相环怎么保证稳定性呢，我们一般的锁相器都是输出固定频率的
工程上一般相位裕量取45度即可，鉴相器频率比环路滤波器小20倍即可。
从频谱上看，据中心频率处的环路带宽附近无明显鼓包即可
guot
0.35um工艺，电源电压vdd=2.2~5V,典型3V；VCO由内部LDO供电，不超过2.5V，VCO输出给一个简单的功率放大级到pad，以便回来测试；
测试步骤及现象描述：
1、先3V电源电压上电，PLL锁定情况OK（比如说锁定的中心频率点400MHz）；
2、然后vdd调到2.2V到2.5V之间，PLL也能锁定，但感觉锁定时间比较长，一上电频谱分析仪上先是中心频率点左右有好几条跳动杂乱的频谱、无法固定，然后等上几秒钟甚至10s后，这些杂乱的谱线慢慢消失，PLL锁定，屏幕上只有被锁定的那条中心谱线，但这条谱线时不时偶尔也会上下跳动，感觉不太稳；
3、然后vdd加到4.5V及以上，也能看到锁定的那个很清晰的谱线，PLL锁定OK；
（步骤一vdd=3.0V和步骤三，锁定的中心谱线偶尔也会出现上下跳动的情况，不太稳，只是低压下跳动的这种情况更明显）
问题是：
这种现象不能重复，也就说，当完成这三步之后，断电再重新上电，无论vdd多少，PLL均无法锁定，屏幕显示的频点很多很杂散，无明显尖峰，而且主要显示的是在低频区域有一大坨！最高的那点只有几十MHz，而这些杂乱的频谱基本不随vdd或晶振的变化而变化（甚至晶振去掉也是如此），只是片与片之间稍有离散。这些芯片还算好的，能看到一些测试现象，另外很多部分芯片直接跳过以上步骤123，一上电完全不锁定！检查了各DC点及晶振起振，均无问题。
对于能测到步骤123的那些芯片，特别是在vdd一旦加上去以后（4.5V以上），根本再也无法重复锁定的现象，vdd电压小一点（3V及以下）还稍好，断电再重新上电，现象还能重复。
从你描述的现象。
一上电频谱分析仪上先是中心频率点左右有好几条跳动杂乱的频谱、无法固定，然后等上几秒钟甚至10s后，这些杂乱的谱线慢慢消失
1，有机会锁定，说明你的电路在原理上无太大问题。
2，锁定情况随电压变化。很正常
电荷泵，会随你的电压不同--》电荷泵电流不同-》环路相位裕量和带宽不同--导致可能失锁。
3，屏幕显示的频点很多很杂散，无明显尖峰，而且主要显示的是在低频区域有一大坨！说明，环路工作，努力想锁定，
原因可能有，你的LDO稳定不?断开VCO，查看
电荷泵鉴相器，一般来说问题不大。
我的建议是：
1，先判断电源供电是否有问题。
2，检查VCO，并测VCO 的灵敏度，是否和算的一致。
3，查看其他电路是否有自激现象。
4，重新计算环路，一般工程上去50KHz~500KHz
首先多谢了，这些实用的取舍我也看过一些文献，懂一点皮毛（见笑了~），我的意思是指什么结构可以维持这个必要的相位裕度，因为对于输出为固定频率的PLL，整个环路和输入都已固定，基本上都可以找相关的文献算出各参数，但现在比如我想做一个输入在较宽范围内可变，环路分频也在较大范围内可配置，什么结构可以保证这个PLL的稳定性?
在工程上，做宽带N值变化大的PLL，一般取N的最大值和最小值的几何平均，(N1*N2)^0.5.
然后将计算出来环路值，看看N值最小的情况相位裕度，即可。
当其他不变只改变N时，一般低频处环路宽，相位裕度偏小，高频处，相位裕度大。（VCO的Kv一般随着频率的升高而增大）。这些结论简单推到下，就可以得出。
如果想保持整个宽带内环路带宽和相位裕度不变，有两种方法：
1，改变电荷泵电流。 优点：简单。缺点：相噪要差些
2，改变环路电阻和电容。优点：相噪较好。缺点：电路复杂
上面都是针对单环而言。
好的，多谢回复，其实我更想知道如何在配置预分频和环路分频的情况下，PLL在相当大的频率范围内自动保持这种稳定性
预分频不用考虑
只需考虑环路分频即可。
看你提的问题，估计你实际工程做的比较少，在实际工程中，都是尽可能的提高鉴相频率，获得低的相位噪声
我想用verilog HDL设计全数字锁相环，用来对输入信号进行一定范围的倍频，但没理解M、N和K什么关系，能不能解答一下。
小兄弟。
qingwen“4，重新计算环路，一般工程上去50KHz~500KHz”是什么意思?
小编您好。我用的是65nm，设计 输入数据是40G，时钟是10G的DFF。电源电压是1.2，请问，在前仿真时候，至少要保证DFF多大的-3db带宽。CML buffer要保证多大的带宽?我设置的摆幅是0.4V请问这样是否合理，因为摆幅与带宽成反比，但是大摆幅可以抑制噪声和BER。谢谢啦
小编发表的pll的论文 怎么下载不了呢?小编方便发邮箱吗?拜托！
小编，有没有关于FS测试的相关文档，现在我们芯片准备去流片了，但是还没有测试方面的只是积累，能否提供相关的文档?谢谢了
FS测试是什么东东?射频测试最好找有经验的人教你，涉及的东西很多，无法说清楚，我测试是按用户产品协议测试
不错，好人
这个随便百度一下就有
请问小编,小数分频频率合成一般用什么软件进行仿真比较好.
谢谢小编
好人 最近在做高频PLL mark 后续请教LZ
小编，请教一个关于ＶＣＯ的问题．感谢～
http://bbs.eetop.cn/thread-587585-1-1.html
请问小编：相位裕量如何看?谢谢！
小编很忙啊好多帖子都没回复