CSMC工艺，版图DRC中报错SCNONECT conflict，怎么回事？

各位大神，
有谁用过CSMC 0.5+0.35（0.5umFEOL_0.35umBEOL_Mixed_Signal_Process）这个工艺吗?
碰到这样一个问题，电路原理图中：有两种地，模拟地和数字地，版图画完后，DRC和LVS报出错。
DRC报错：SCNONECT conflict，multiple stamping occured。
@soft_check——10：ptap causing multiple stamped connections to bulk
EXTERNAL ptap bulk ==0 INSIDE ALSO NOT CONNECTED REGION
大致意思是两个地通过衬底短接在一起了。
不知道CSMC这个工艺，版图为什么会报这个错误?版图中我也加了PSUB2这一层次来隔离啊。
有谁知道这是怎么回事吗?
咨询MPW代理的技术支持，它们也是水平很low的那种。
有谁知道CSMC技术支持的联系方式不?

看下design rule里面的相关描述呢~

和工艺无关，只要有多个单独的地必然会报错！因为只有一个衬底。解决方法是用辅助层把地分开，有些工艺叫PSUB2，可以看看lvs程序，应该有划分衬底的定义

和工艺无关，只要有多个单独的地必然会报错！因为只有一个衬底。解决方法是用辅助层把地分开，有些工艺叫PSUB2，可以看看lvs程序，应该有划分衬底的定义

谢谢你的回复，
版图中我也加了PSUB2这一层次来隔离啊。
DRC就是报错，我怀疑DRC文件有问题。
所有NMOS器件的衬底，Ptap必须连在一起，才不会报SCNONECT conflict。