2.4G 小数分频RFPLL的divider设计

请教各位专家，一直没弄明白2.4G 小数分频RFPLL的divider是如何设计的，晶振是16M。假设要出2401M频率，那么分频比例为150.0625，那么小数位得至少4位，整数位再加4-5位，我这理解对吗?
Sigma Delta 调制将什么噪声推到高频?什么时候又将其滤出了呢?
请高手指点。

支持一下

所谓的小数分频器或者分数分频器本质上还是一个整数分频器，但是它支持每个周期（分频后信号的“周期”）改变一次分频比。也就是说如果想分频150.0625，那么只要保证每16个周期中有1个周期是151分频，其余的15个周期是150分频就好了，这样平均下来就是150.0625。
但是这么产生的16MHz时钟信号与晶振的16MHz时钟信号还是有区别的，显然前者会有更大的抖动，这个抖动就是额外引入的相位噪声。

SDM的有用之处在于它引入的相位噪声有特定的频谱特性：低频偏处噪声低，高频偏处噪声高。这样很容易就可以用低通滤波器滤除大部分噪声功率，既实现了小数分频，又不会让额外引入的噪声明显恶化系统性能。

基本的教材都不看就开始bbs上开问了

Thanks for your sharing.
mpig

多谢多谢，回答很详细，解释很到位。

有没有比较经典，讲得细一点的书或paper?

还是攒的

Frequency Synthesis by Phase Lock by William F. EganAdvanced Frequency Synthesis by Phase Lock by William F. Egan